- 26 -

+

ЛЕКЦИЯ 5

КОМБИНАЦИОННЫЕ УСТРОЙСТВА

Цифровое комбинационное устройство представляет собой функ­циональный узел, у которого совокупность выходных сигналов в лю­бой момент времени однозначно определяется входными сигналами, поступающими на входы в тот же момент времени. Закон функциони­рования комбинационных устройств определен, если задано соот­ветствие между его входными и выходными сигналами в любой из возможных форм (алгебраическая, табличная и др.)

5.1 ПРОСТЕЙШИЕ КОМБИНАЦИОННЫЕ УСТРОЙСТВА

К простейшим комбинационным устройствам относятся схемы, реализующие такие логические операции как: И, ИЛИ, ИЛИ-НЕ, И-НЕ, И-ИЛИ-НЕ, Иск. ИЛИ и т. д. На рис. 5.1 показаны условные графи­ческие изображения логических элементов (ЛЭ) НЕ, И-НЕ, ИЛИ-НЕ и

m ris50.pcx 180%, 230%

1.1

Таблица 5.1

m -

| Обозначение |Логическая|Число |

| |функция |входов|

Рис.

0

5.1.

УГО

основных

ЛЭ

|ЛН1, ЛН2 |

|ЛИ1, ЛИ2 |

|ЛА3, ЛА9, ЛА11|

|ЛА12, ЛА13 |

|ЛЛ1 |

|ЛЕ1 |

|ЛП5, ЛП12 |

|ЛИ6 |

|ЛА1, ЛА6, ЛА7 |

|ЛИ3, ЛИ4 |

|ЛА4, ЛА10 |

|ЛЕ4, ЛП3 |

|ЛА2 |

-----

НЕ |

И |

И-НЕ | |

ИЛИ |

ИЛИ-НЕ | Искл. ИЛИ |

И |

И-НЕ |

И |

И-НЕ |

ИЛИ-НЕ |

И-НЕ |

1 |

2 |

2 |

|

2 |

2 |

2 |

4 |

4 |

3 |

3 |

3 |

8 |

------

Искл. ИЛИ, а также их соответствующие изображения, приводящиеся в зарубежной литературе. В табл. 5.1 приведен состав и обозначение ЛЭ, входящих в стандартные ТТЛ серии микросхем.

5.2. ДЕШИФРАТОРЫ И ДЕМУЛЬТИПЛЕКСОРЫ

Дешифраторы представляют собой функциональный узел, преоб­разующий двоичный n - разрядный код в унитарный код "1 из N". В общем случае дешифратор с n адресными входами имеет 2n выходов. При каждой входной комбинации только один выход Fi принимает значение, равное 1. При этом все остальные выходы находятся в состоянии логического 0 (табл. 5.2). На рис. 5.2 представлена электрическая схема дешифратора 2 х 4, который реализует четыре минтерма двух переменных Х1 и Х2. Если в схеме на рис. 5.2 заме­нить ЛЭ И на ЛЭ И-НЕ, то получится дешифратор с инверсными выхо­дами. Такие дешифраторы называются полными.

l ris51.pcx 160%, 200%

Таблица 5.2 l

Таблица истинности дешифратора

x1

x2

F1

F2

F3

F4

0

0

1

1

0

1

0

1

1

0

0

0

0

1

0

0

0

0

1

0

0

0

0

1

Рис. 5.2. Схема дешифратора 2 в 4

Если же дешифратор реализует N < 2n минтермов, то он назы­вается неполным В виде стандартных ИС выпускаются неполные де­шифраторы 4 в 10, такие как К155ИД1, К555ИД6 (ИД10) , К561ИД1 и др.

Демультиплексоры представляют собой функциональный узел, коммутирующий управляющий сигнал Е на один из 2n выходов. Элект­рическая схема демультиплексора показана на рис. 5.3. Он имеет

один информационный вход Е, n адресных входов и 2n выходов.

g ris53.pcx 130%, 200%

h ris52.pcx 130%, 200%

g h

Рис. 5.3. Схема демультиплексора Рис. 5.4 Схема каскадирования демультиплексоров

Из сравнения электрических схем дешифратора и демультиплек­сора видно, что демультиплексор может выполнять функцию дешифра­тора, если на вход Е подана логическая единица. Если же на вход Е подан низкий уровень, то на всех его выходах также будут низ­кие уровни независимо от состояния адресных входов. Поэтому вход Е называют еще входом стробирования.

В состав логических серий входят демультиплексоры 1 в 4, 1 в 8, 1 в 16 типа ИД3, ИД4, ИД7, ИД14 и др., которые, как прави­ло, имеют инверсные выходы. Наличие входа Е позволяет строить схемы дешифраторов на значительно большее количество выходов, чем у стандартных демультиплексоров.

В качестве примера рассмотрим электрическую схему дешифра­тора 4 в 16, построенную на демультиплексорах 1 в 4 (рис. 5.4). На адресные входы демультиплексора первой ступени поданы старшие разряды входного слова Х2, Х3, а адресные входы демультиплексо­ров второй ступени объединены и на них поступают младшие разряды входного слова Х0, Х1. В зависимости от состояния старших разря­дов Х2, Х3 только на одном из выходов демультиплексора первой ступени будет сформирован лог. 0, на остальных же - лог. 1. Эти единицы, поступая на входы стробирования демультиплексоров вто­рой ступени переведут их выходы в единичное состояние и только

на одном выходе одного из демультиплексоров, у которого на вход

стробирования подан лог. 0, будет присутствовать низкий уровень.

Именно таким образом и функционирует дешифратор 4 в 16 с инвер-

сией. Если же на вход Е демультиплексора первой ступени подать

управляющий сигнал, то получим демультиплексор 1 в 16.

5.3. МУЛЬТИПЛЕКСОРЫ

Мультиплексором называется функциональный узел, осуществля­ющий передачу информации с одного из 2n входов (n - число адрес­ных входов) на один выход, т. е. выполняет функцию, обратную де­мультиплексору. Рассмотрим работу мультиплексора, имеющего два адресных входа S0, S1 и четыре информационных D0... D4(рис. 5.5)

e ris54.pcx 150%, 200%

В зависимости от состояния вхо - e дов S0, S1 выбирается один из

элементов "И", т. е. на двух его

входах формируется лог.1. В это

НЕ нашли? Не то? Что вы ищете?

время на входах остальных эле­ментов "И" присутствует хотя бы один 0. Наличие двух единиц на входах выбранного элемента поз­воляет передать информацию с ин­формационного входа Di на выход. В мультиплексорах со стробирова­нием каждый элемент И содержит дополнительный вход (пунктирная линия на рис. 5.5). Если на вход

Рис. 5.5. Схема мультиплексора V подан высокий уровень, то на 4 в 1 выходе мультиплексора будет

низкий уровень независимо от состояния адресных и информационных входов. Управляемая передача информации в таких мультиплексорах будет осуществляться, если на вход V будет подана лог. 0. В состав стандартных серий ИС входит большое количество мультиплексоров, начиная от мультиплексора 2 в 1 (КП11, КП13, КП14, КП16) и заканчивая 16 в 1 (К155КП1), от­личающихся друг от друга прямой или инверсной передачей данных, а также схемами выходов (стандартный или с тремя состояниями).

Мультиплексоры на большее число входов приходится строить

из мультиплексоров меньшей размерности. Если необходим мультип­лексор "N в 1", а имеются схемы с числом информационных входов N1, то для его реализации потребуется L микросхем в первой сту­пени, где L = ]N/N1[. Во второй же ступени должен использоваться мультиплексор, у которого число информационных входов должно быть больше L.

На рис. 5.6 в качестве примера показана схема построения мультиплексора 16 в 1 на основе ИМС 4 в 1. Адресные входы муль-

j ris55.pcx 150%, 200%

k ris56.pcx 150%, 200%

j

k

Рис. 5.6. Схема каскадирования Рис. 5.7. Фрагмент схемы сдвига­мультиплексоров теля на мультиплексорах

типлексоров первой ступени объединены и на них подаются младшие

разряды адреса S0, S1. Старшие разряды адреса S2, S3 заведены на

мультиплексор второй ступени. В зависимости от состояния входов

S0, S1 все мультиплексоры первой ступени будут передавать инфор­мацию на свои выходы с тех входов данных, которые определены ад­ресным кодом (например, при комбинации S0 = 0, S1 = 1 на выходах мультиплексоров будут присутствовать данные Х2, Х6, Х10, Х14, соответственно). Однако на выход схемы поступят только те дан­ные, которые определены старшей частью адресного кода. Так, если на адресные входы мультиплексора второй ступени подана комбина­ция S0 = 1, S1 = 1, то на выходе схемы будут присутствовать дан­ные, поступившие на вход Х14 (код входа 1110).

Еще одним из применений мультиплексоров в вычислительной технике является построение на их основе комбинационных сдвига -

телей. На рис. 5.7 представлен фрагмент электрической схемы

сдвигателя вправо на 4 разряда. В табл. 5.3 приведены разряды

данных, поступающих на выходы Таблица 5.3 сдвигателя, в зависимости от

Таблица функционирования состояния адресных входов. Важ-

комбинационного сдвигателя ной особенностью рассматриваемых ----- сдвигателей является то, что они | S1 | S0 | D1 | D0 | могут осуществлять сдвиг сразу ----- на N разрядов, где N - число ин - | 0 | 0 | Х0 | Х1 | формационных входов мультиплек - | 0 | 1 | Х1 | Х2 | сора, используемого в комбинаци - | 1 | 0 | Х2 | Х3 | онном сдвигателе. Коммутируя со - | 1 | 1 | Х3 | Х4 | ответствующим образом информаци - ----- онные входы мультиплексоров мож-

но строить сдвигатели как впра­во, так и влево. Для построения комбинационных сдвигателей была разработана специализированная микросхема К531ИР21, позволяющая сдвигать четырехразрядные данные на 1, 2 или 3 разряда влево или вправо.

Мультиплексор можно использовать в качестве универсального ЛЭ для реализации любой функции от числа аргументов, равного числу адресных входов мультиплексора. Схема, показанная на рис. 5.8,

o ris514.pcx 160%, 180%

Таблица 5.4 o

S2 S1 S0

F

| 0 0 0 | 0 |

| 0 0 1 | 1 |

| 0 1 0 | 1 |

| 0 1 1 | 0 |

| 1 0 0 | 1 |

| 1 0 1 | 0 |

| 1 1 0 | 0 |

| 1 1 1 | 0 | Рис. 5.8. Реализация заданной

функции на мультиплексоре

реализует функцию, заданную табл. 5.4. Для этого информационные входы мультиплексора подключены к источникам 0 и 1 в такой пос­ледовательности, которая полностью копирует последовательность нулей и единиц в таблице истинности. Однако этот метод реализа­ции логических функций становится весьма громоздким при числе аргументов больше 5.

5.4. ШИФРАТОРЫ

Шифратором называется комбинационная схема, преобразующая код один из N в двоичный код, т. е. выполняющая функцию, обратную дешифратору. При активизации одного из входов шифратора (и толь­ко одного входа) на выходах схемы формируется двоичный код, со­ответствующий номеру активизируемого входа.

Полный двоичный шифратор имеет 2n входов и n выходов. На рис. 5.9 показана электрическая схема шифратора 8 в 3, а в табл.

5.5 - его таблица истинности.

1.4

q ris57.pcx 180%, 220%

q Таблица 5.5

активный

вход

выходы

А2 А1 А0

| F0 | 0 0 0 |

| F1 | 0 0 1 |

| F2 | 0 1 0 |

| F3 | 0 1 1 |

| F4 | 1 0 0 |

| F5 | 1 0 1 |

| F6 | 1 1 0 |

Рис. 5.9. Схема шифратора | F7 | 1 1 1 |

8 в 3 ---

0

Из таблицы легко получить выражения, описывающие функциони­рование выходов шифратора:

-----------

А0 = F1+F3+F5+F7 = F1єF3єF5єF7, (5.1)

А1 = F2+F3+F6+F7 = F2єF3єF6єF7, (5.2)

А2 = F4+F5+F6+F7 = F4єF5єF6єF7. (5.3)

На схеме вход F0 никуда не подключен, поскольку сигналу на этом входе соответствует комбинация "все нули". При этом созда­ется впечатление, что схема не различает ситуаций "подан сигнал на вход F0" или "не подано ни одного сигнала". Однако это совсем не так, поскольку в определении шифратора присутствует требова­ние об обязательном присутствии сигнала на одном из входов. Одно из основных применений шифратора - ввод данных с клавиатуры.

В устройствах нормализации чисел с плавающей точкой, систе­мах обслуживания приоритетных запросов широкое применение нахо­дят схемы выделения старшей единицы. Эти схемы преобразуют n-разрядное слово следующим образом: все старшие нули и самая старшая единица входного кода пропускаются на выход без измене­ния; все разряды, более младшие, чем старшая единица, заменяются нулями, например: входной код - выходной код - 001000.

Один из возможных вариантов схемы выделения старшей единицы w ris515.pcx 160%, 170%

w показан на рис. 5.10. На входы

А0, А1, А2 поступает преобразуе­мое слово (А0 - младший разряд, А2 - старший), на вход EI - входной сигнал разрешения. При EI = 1 схема работает следующим образом. Любое число старших ну­лей порождает на выходах своих разрядов единицы и никак не вли­яет на работу более младших эле­ментов И-НЕ. Самая старшая еди­ница генерирует на выходе своего разряда нуль, который поступая на входы более младших элементов И-НЕ устанавливает их выходы в единичное состояние, не завися­щее от входной информации. Од-

Рис. 5.10. Схема выделения новременно на выходе EO (выход

старшей единицы разрешения) также установится

низкий уровень. Заметим, что на выходах схемы Х0, Х1, Х2 форми­руются активно низкие уровни.

Если разрядность обрабатываемого слова превышает разряд­ность схемы, то используется каскадирование схем, при котором выход EO более старшей схемы соединяется со входом EI более младшей схемы. При таком способе наращивания разрядности любая самая старшая единица, поступившая на вход старшей схемы, уста­новит в неактивное единичное состояние не только свои более младшие разряды, но по цепочке EO-EI и выходы младших схем.

Если к выходу схемы выделения старшей единицы подключить шифратор, то в сумме получится функциональный узел, называемый приоритетным шифратором, формирующий в двоичном коде номер самой старшей единицы из всех присутствующих во входном слове.

На рис. 5.11 показана схема восьмивходового приоритетного шифратора. Собственно приоритетный шифратор построен в соответс-

r koder. pcx 130%, 160%

e ris516.pcx 130%, 160%

e r

Рис. 5.11. Схема 8-входового Рис. 5.12. Каскадирование приори­приоритетного шифратора тетных шифраторов

твии с принципами, изложенными выше. Новым здесь является тракт групповых переносов, к которым относятся вход EI и два выхода EO и G. Вход EI активно низкий. Если на него подана логическая 1, то на всех выходах шифратора устанавливаются высокие уровни. Это

свидетельствует о том, что входы приоритета I0 - I7 - блокирова­ны. Сигнал на выходе G (G = 0) свидетельствует о наличии хотя бы одного возбужденного входа Ii при включенном состоянии шифрато­ра. Низкий уровень напряжения на выходе EO говорит о том, что на все входы приоритета поданы неактивные высокие уровени напряже­ния. Таким образом его можно использовать для каскадирования приоритетных шифраторов. На рис. 5.12 показана схема приоритет­ного шифратора 16 в 4, построенного на микросхемах типа К155ИВ1. Наивысший приоритет имеет вход I15. Верхний шифратор включается только в том случае, если не возбужден ни один из входов приори­тета нижнего шифратора. Логические элементы 2И-НЕ выполняют функцию "ИЛИ" в отрицательной логике для выходных сигналов А0 - А3, G двух шифраторов.

В состав практически всех серий микросхем входят приоритет­ные шифраторы, различающиеся типом выхода и возможностью наращи­вания. Так, например, в серию 555 входит 3 приоритетных шифрато­ра ИВ1 - 8 в 3, ИВ2 - 8 в 3, выходы которого имеют три состоя­ния, ИВв 4 (без наращивания).

5.5. ЛОГИЧЕСКИЕ КОМПАРАТОРЫ

Логическим компаратором называется функциональный узел, позволяющий определить отношение между двумя двоичными числами. Основным отношением можно считать отношение типа равно, обозна­чающееся Fа=в и отношение больше Fа>в.

Остальные отношения можно получить из основных. Например: функцию неравенства Fа-в можно получить отрицанием Fа=в, а функ­цию "меньше" можно получить из функции "больше" путем переста­новки аргументов Fа>в = Fв<а. Нестрогие неравенства получаются согласно выражениям:

Fа. в = Fа=в + Fа>в, (5.4)

Fа, в = Fа=в + Fа<в. (5.5)

Устройства сравнения на равенство строятся на основе пораз­рядных операций над одноименными разрядами сравниваемых слов. Признак равенства R i - го разряда будет равен единице в том слу­чае, если в сравниваемых разрядах содержатся либо 0, либо едини­цы, т. е.

--

Ri = аiєbi + aiєbi = ai(+)bi. (5.6)

Поскольку выражение (5.6) содержит как прямые, так и ин­версные значения переменных, то преобразуем его к виду

-------------------------

Ri = aiєbi + aiєbi = aiє(ai + bi) + biє(ai + bi) =

= aiєaiєbi + biєaiєbi. (5.7)

Полученное соотношение приводит к схеме на рис. 5.13, где t ris58.pcx 120%, 190%

1.3

t Таблица 5.6

A

B

Ri

Fа>в

| 0 | 0 | 1 | 0 |

| 0 | 1 | 0 | 0 |

| 1 | 0 | 0 | 1 |

Рис. 5.13. Один разряд схемы | 1 | 1 | 1 | 0 |

сравнения

0

входные переменные присутствуют только в прямом виде. Для срав­нения многоразрядных слов выходы полученной схемы объединяются логическим И.

Функция сравнения на "больше", "меньше" для одноразрядных слов определяется табл. 5.6. Из таблицы видно, что Fа>в = AєB.

Для двухразрядных чисел функцию Fа>в можно получить из сле­дующих рассуждений. Если в старшем разряде слова A единица, а в слове B - 0, то независимо от младших разрядов А > В и функция Fа>в = 1. Если же старшие разряды идентичны, то следует анализи­ровать информацию в младших разрядах по тем же правилам, что и для старших разрядов. Тогда выражение для функции Fа>в можно за­писать в виде:

-- --

Fа>в = a1єb1 + a0єb0єR1, (5.8)

где R1 = a1 b1 + a1 b1 - признак равенства второго разряда.

Рассуждая аналогичным образом, можно получить выражение для сравнения n - разрядных слов

-

Fа>в = an-1 bn-1 + an-2 bn-2 Rn-1 +...+ a0 b0 Rn...R1. (5.9)

В соответствии с 5.9 можно реализовать схему сравнения двух n-разрядных слов, с формированием признаков Fа>в и Fа=в. Однако, как следует из приведенного выражения, количество аргументов последнего члена выражения 5.9 для функции Fа>в быстро растет с увеличением разрядности сравниваемых операндов. Поэтому на прак­тике разрядность сравниваемых чисел на одной микросхеме ограни­чивается четырьмя разрядами. А для сравнения чисел большей раз­рядности в эти микросхемы вводятся три дополнительных входа:

y ris59.pcx 200%, 250%

y Iа>в, Iа=в, Iа<в, которые ис-

пользуются при их каскадиро­вании. Рассмотрим фрагмент схемы сравнения двух 24-х разрядных чисел, построенных на микросхемах типа К1533СП1 (рис. 5.14). Для правильного функционирования многоразряд­ных схем сравнения на допол­нительные входы младшей мик­росхемы Iа>в и Iа<в необходи­мо подать низкий уровень, а на вход Iа=в - логическую единицу. На входы остальных ИС Iа=в необходимо подать "0". При этом входы Iа>в и

Рис. 5.14. Фрагмент схемы срав - Iа<в старших микросхем можно

нения 24-х разрядных чисел использовать для сравнения

разрядов чисел.

Логические компараторы широко используются в устройствах автоматики для сигнализации о выходе контролируемых величин за пределы допуска, в приводах следящих систем для определения нап­равления воздействия, а также в устройствах контроля и диагнос­тики ЭВМ.

5.6. СХЕМЫ КОНТРОЛЯ ЧЕТНОСТИ И НЕЧЕТНОСТИ

Схемы контроля четности или нечетности предназначены для

контроля передачи данных в информационных каналах. В основе их

лежит принцип подсчета единиц в передаваемом слове. Причем, зара­нее оговаривается условие контроля. Например: в 9-ти разрядном

u ris517.pcx 160%, 180%

u слове количество единиц четное.

При этом 8 разрядов несут инфор­мацию о действительном значении числа или его части, а 9-ый раз­ряд формируется специальной схе­мой так, чтобы количество единиц было четным. На приемном конце устанавливается схема, подсчиты­вающая количество единиц в пере­данном слове и вырабатывающая признак четности или нечетности. В качестве такой схемы чаще все­го используют пирамидальную схе­му свертки по модулю 2 (рис.

5.15).

В стандартные серии ИС Рис. 5.15. Схема свертки входят 9-ти разрядные схемы

по модулю 2 контроля четности (нечетности)

типа ИП5, имеющие два выхода - четности и нечетности. Каскадирование этих микросхем также осу­ществляется по пирамидальной схеме.

5.7. СХЕМЫ АРИФМЕТИЧЕСКИХ УСТРОЙСТВ

Схемы арифметических устройств являются неотъемлемой частью любой ЭВМ. До последнего времени эти устройства строились на ос­нове дискретных элементов, таких как полные одноразрядные сумма­торы, арифметико-логические устройства и матричные умножители. Однако в современных средствах вычислительной техники арифмети­ческие операции реализуются, в основном, на микропроцессорах, в состав которых входят указанные блоки. В связи с этим работу и принципы построения арифметических устройств будем рассматривать в минимальном объеме с точки зрения функционирования в составе микропроцессорных средств.

Простейшим арифметическим устройством является полный одно -

разрядный сумматор, который выполняет арифметическое сложение

двух двоичных чисел Ai и Bi и входного переноса Ci, образуя на

выходе сигналы суммы Si и выходного переносеа Ci+1. Таблица ис­тинности полного одноразрядного сумматора приведена в табл. 5.7, а один из вариантов его схемы на рис. 5.16.

i ris510.pcx 160%, 200%

i

1.3

Таблица 5.7

Ai

Bi

Ci

Si

| 0 | 0 | 0 | 0 | 0 |

| 0 | 0 | 1 | 1 | 0 |

| 0 | 1 | 0 | 1 | 0 |

| 0 | 1 | 1 | 0 | 1 |

| 1 | 0 | 0 | 1 | 0 |

| 1 | 0 | 1 | 0 | 1 |

| 1 | 1 | 0 | 0 | 1 |

| 1 | 1 | 1 | 1 | 1 | Рис. 5.16. Схема полного одно-

---- разрядного сумматора

0

Из табл. 5.7 легко получить логические выражения для сигна­лов Si и Ci+1

Si = Ai (+) Bi (+) Ci, (5.10)

Ci+1 = AiєBi + AiєCi + BiєCi. (5.11)

В состав ряда стандартных серий ИС входят микросхемы полных одноразрядных сумматоров типа ИМ1, ИМ2, ИМ3, содержащих в одном корпусе от одного до четырех сумматоров.

Одноразрядные сумматоры являются основой для построения многоразрядных сумматоров. В зависимости от способа организации переноса между разрядами различают сумматоры с последовательным, параллельным, групповым, параллельно-параллельным переносом и т. д.

Наиболее простой структурой обладают многоразрядные сумма­торы с последовательным переносом, электрическая схема которого показана на рис. 5.17, а. Вычитание в цифровых системах выполня­ется суммированием чисел в обратном или дополнительном коде. По -

этому в арифметических устройствах обычно используются универ­сальные сумматоры - вычитатели, выполняющие обе эти операции.

o ris512.pcx 150%, 170%

o

а) б)

Рис. 5.17. Структура n-разрядного сумматора (а) и сумматора-вычитателя (б)

При вычитании с использованием дополнительного кода струк­тура сумматора-вычитателя имеет вид, показанный на рис. 5.17, б. Включенный на входе сумматора преобразователь в обратный код, реализованный на элементах Искл. ИЛИ, при выполнении вычитания (М = 1) инвертирует число В, а при сложении пропускает его на вход сумматора без изменения. При вычитании с использованием об­ратного кода числа А и В поступают на вход сумматора в обратном коде, если они отрицательны, и в прямом, если положительны. В таком же коде образуется и результат операции S. При этом для получения правильного результата вводится цепь циклического пе­реноса (штриховая линия на рис. 5.17, б).

Сигналы переноса распространяются в схеме последовательно от сумматора к сумматору и определяют время формирования суммы ts, которое можно оценить по формуле

ts = tpa + (n-2)tpc + tps, (5.12)

где tpa - время задержки распространения сигнала от входов сум­матора до выхода переноса;

tps, tpc - время задержки распространения сигнала от входа пере­носа до выходов суммы и переноса, соответственно;

n - разрядность сумматора.

Основным недостатком сумматоров с последовательным перено­сом является их низкое быстродействие. С целью повышения быстро­действия многоразрядных сумматоров в них обычно используются, так называемые, ускоренные методы формирования переноса. Если обозначить через Pi = Ai + Bi и Gi = AiєBi, то легко видеть, что сигнал Ci+1 в соответствии с выражением (5.11) может быть записан в виде:

Ci+1 = Gi + PiєCi. (5.13)

Сигналы переноса в каждом разряде формируются одновременно в со­ответствии с выражениями

C1 = G0 + P0єC0

C2 = G1 + P1єC1 = G1 + P1єG0 + P1єP0єC0.

В обобщенном виде получим

Ci+1 = Gi + PiGi-1 + PiPi-1Gi-2 +...+ PiPi-1...P1P0C0. (5.14)

Как видно из выражения (5.14), сложность функции и соот­ветственно схем формирования переноса Ci+1 быстро возрастает при увеличении i. Поэтому на практике разрядность таких схем, полу­чивших название схем ускоренного переноса, не превышает четырех. Функция Si образуется в соответствии с выражением (5.10) в сле­дующей форме: _

Si = (PiєGi) (+) Ci.

В соответствии с изложенными принципами построены стандарт­ные микросхемы четырехразрядных сумматоров с ускоренным перено­сом типа ИМ6, входящие в состав многих серий ИС. Кроме того, в

виде отдельных ИС выпускаются схемы ускоренного переноса (ИП4).

Эти микросхемы предназначены для построения многоразрядных сум - p ris513.pcx 160%, 180%

p маторов (n = 8, 12, 16, ...),

у которых разряды объединены

в группы, обычно по четыре

разряда. Формирование же пе­реносов между группами осу­ществляет схема ускоренного переноса. На рис. 5.18 пока­зана структура 16-разрядного сумматора, построенного на микросхемах четырехразрядных сумматоров и схеме ускоренно­го переноса.

Для организации уско­ренного переноса между груп­пами из четырех разрядов ис­пользуются два вспомогатель­ных сигнала CRP и CRG (груп­повые сигналы распространения

Рис. 5.18. Структура 16-разрядного переноса и генерации перено­сумматора с ускоренным переносом са), формируемые в соответс-

твии с выражениями:

--- -----------------

CRP = P3 + P2 + P1 + P0

--- -----------------------------------

CRG = G3 + P3єG2 + P3єP2єG1 + P3єP2єP1єG0.

В процессе обработки информации в ЭВМ возникает необходи­мость выполнения как арифметических, так и логических операций над двумя операндами. Эта задача решается с использованием ариф­метико-логических устройств (АЛУ). Обычно АЛУ выполняют некото­рый набор логических и арифметических операций, причем число ло­гических операций обычно равно числу арифметических операций.

Выпускаемое в виде стандартной ИС АЛУ типа ИП3 позволяет выполнять 16 логических и 16 арифметических операций над двумя 4-х разрядными операндами. Условное графическое изображение АЛУ на электрических схемах показано на рис. 5.19.

АЛУ имеет по четыре входа данных (А0...А3 и В0...В3), вход a ris518.pcx 150%, 200%

a переноса (CRN) и пять входов уп-

равления (М0 и SED0...SED3).

Сигнал на входе М0 определяет арифметические или логические операции будет выполнять АЛУ, а сигналы на входах SED0...SED3 - тип операции. Для каскадирования схем АЛУ в ней предусмотрены вы­ходы последовательного переноса (CRN+4) и групповых переносов (CRP и CRG), которое усуществля­ется точно также, как и при на­ращивании разрядности суммато-

Рис. 5.18. УГО АЛУ типа ИП3 ров. При построении АЛУ с раз-

рядностью более 16 бит использу­ется еще один дополнительный ярус схем ускоренного переноса.

Умножение является одной из наиболее распространенных опе­раций, выполняемых в современных цифровых системах. Традиционным для ЭВМ является способ перемножения чисел путем последователь­ного выполнения операций сложения и сдвига в течение n машинных тактов, где n - разрядность операндов. Однако время умножения при этом оказывается весьма значительным, что является недопус­тимым для ряда приложений. Поэтому были разработаны различные варианты быстродействующих "однотактных" умножителей, получивших название матричных умножителей.

Структура матричных умножителей тесно связана со структурой математических выражений, описывающих эту операцию. В качестве примера рассмотрим схему перемножения двух целых двоичных чисел.

a3 a2 a1 a0

х b3 b2 b1 b0

a3b0 a2b0 a1b0 a0b0

+ a3b1 a2b1 a1b1 a0b1

a3b2 a2b2 a1b2 a0b2

a3b3 a2b3 a1b3 a0b3

p7 p6 p5 p4 p3 p2 p1 p0

Члены вида aibj, где i = 0, m-1 и j = 0, n-1, легко могут быть получены с помощью двухвходовой схемы И. Сложение же час­тичных произведений легко осуществить на матрице полных однораз­рядных сумматоров (рис. 5.19).

s ris511.pcx 150%, 200%

s

Рис. 5.19. Структура матричного умножителя

В настоящее время разработано значительное количество структур матричных умножителей, отличающихся друг от друга спо­собами организации цепей переноса, подачи частичных произведений и их формированием, организацией матрицы сумматоров и т. д. Эти функциональные блоки выпускаются как в виде отдельных СИС и БИС, так и входят в состав микропроцессоров в виде операционных бло­ков. Среди стандартных микросхем выделим следующие ИС: К564ИП5 - умножитель 2х2, К555ИП8 - 4х2, К531ИК1 - 4х2. В состав микропро­цессорного комплекта серии 1802 входят 3 БИС матричных умножите­лей: ВР3 - 8х8, ВР4 - 12х12, ВР5 - 16х16 разрядов.