Министерство Образования и Науки Российской Федерации
Федеральное Агентство по Образованию
Государственное образовательное учреждение
Высшего профессионального образования
Новосибирский Государственный Технический Университет
Кафедра Вычислительной Техники
 |
Расчётно-графическая работа
По дисциплине «Схемотехника»
«Разработка памяти»
Факультет: АВТ
Группа: АМ-610
Студент:
Преподаватель: И.
Новосибирск 2008 г.
Оглавление
1. Цель расчетно-графической работы................................................................................... 3
2. Техническое задание............................................................................................................... 3
3. Выбор элементной базы......................................................................................................... 3
4. Организация модуля памяти................................................................................................ 5
5. Расчет создаваемой нагрузки................................................................................................ 7
6. Выбор схем согласования...................................................................................................... 8
7. Расчет времени цикла............................................................................................................ 9
8. Выводы................................................................................................................................... 11
9. Список используемой литературы:................................................................................... 11
1. Цель расчетно-графической работы
Освоение элементов методологии проектирования памяти
Приобретение практического опыта разработки памяти, выполнения схемотехнических расчетов и оформления схемной документации
Закрепление и углубление знаний о современной элементной базе
Подготовка почвы для выполнения курсового проекта «Разработка прототипа ядра микроЭВМ».
2. Техническое задание
Спроектировать модуль памяти состоящий из SRAM объемом 32Kb и Flash объемом 16Mb, разрядностью слова 32 бит. Время цикла памяти не более 100нс. Обеспечить электрический интерфейс ТТЛ. Системный интерфейс – трехшинный. Доступ к памяти – пословный.
3. Выбор элементной базы
Элементная база для реализуемого модуля должна быть выбрана таким образом, чтобы минимизировать схемные затраты и максимально упростить управление модулем памяти. Исходя из этого, были выбраны следующие типономиналы микросхем:
SRAM – CYM1831-45, информационная организация микросхемы – 8К*32,
Flash File– AT49F1024A, информационная организация микросхемы – 4M*16.
Причины выбора Flash File:
1) Простота в использовании.
2) Подходит по информационной организации.
3) Секторная организация, возможно стирание одного или группы секторов.
4) Низкая интенсивность отказов, высокая надежность.
Определим число микросхем, необходимое для реализации модуля – нужна одна микросхема SRAM CYM1831-45 и две микросхемы Flash AT49F1024A. Выбор был обусловлен стремлением облегчить управление памятью, т. е. число физических страниц должно быть минимальным. Ниже на рис.1 приведено условное графическое обозначение МС CYM1831-45.
В таблице 1 приведено описание функционально значимых выводов микросхем.
Рис.1. Условное графическое обозначение МС CYM1831-45
Основные характеристики МС CYM1831-45:
Напряжение питания – 5В.
Информационная организация – 8K*32 бит
Время доступа – 45нс.
Более подробно временные характеристики описаны в таблицах 9,10.
Таблица 1. Назначение выводов CYM1831-45
Обозначение | Описание |
А15 – А0 | 16 адресных входов |
#CS | Вход выбора кристалла |
#WE | Вход разрешения записи |
#OE | Вход разрешения вывода |
DQ31 – DQ0 | Двунаправленная шина данных |
Ниже на рис.2 приведено условное графическое обозначение МС AT49F1024A.
В таблице 2 приведено описание функционально значимых выводов микросхем.
Рис.2. Условное графическое обозначение МС AT49F1024A
Основные характеристики МС AT49F1024A:
Напряжение питания – 5В.
Информационная организация – 4M*16 бит.
Время доступа – 45нс.
Более подробно временные характеристики описаны в таблицах 11,12.
Таблица 2. Назначение выводов AT49F1024A
Обозначение | Описание |
А15 – А0 | 16 адресных входов |
#CE | Вход выбора кристалла |
#WE | Вход разрешения записи |
#OE | Вход разрешения вывода |
DQ15 – DQ0 | Двунаправленная шина данных |
4. Организация модуля памяти
Ниже на рис. 3 представлена функциональная схема модуля памяти. 
Рис.3. Функциональная схема модуля памяти
Пояснения к функциональной схеме (рис.3)
CB – системная шина управления. На данном уровне разработки определить ее полный состав невозможно. Важен тот момент, что из ее состава производится отводка двух сигналов: MEMR и W/R.
MEMR – сигнал обращения к памяти
W/R - сигнал выбора запись/чтение
ADDRSEL – адресный селектор, построен на МС ATF1504AS.
Основные характеристики CPLD ATF1504AS:
Напряжение питания от 3.3 до 5.7В.
Число входов (двунаправленные линии) – 32
Таблица 3. Описание выводов адресного селектора
Наименование вывода | Функциональное назначение |
CB | Отводка с шины управления, включает два сигнала: MEMR, W/R |
A | Отводка с адресной шины(A16…A31) |
#CS | Сигнал активации кристалла для МС SRAM |
#CE | Сигнал активации кристалла для МС FLASH |
#WE | Сигнал разрешения записи |
#OE | Сигнал разрешения чтения |
#OE TR | Сигнал разрешения работы для трансивера |
DIR | Сигнал выбора направления передачи данных трансивером |
Ниже на рис. 4 представлена карта памяти полученного устройства.
Рис.4. Карта памяти
Для правильного функционирования памяти необходимо «зашить» в адресный селектор комбинации старших битов адреса, чтобы определять какому устройству предназначен адрес. Ниже приведен пример такой кодировки.
Таблица 4. Кодировка адресного селектора
Бит адреса | SRAM | FLASH |
A31 | 0 | 0 |
… | 0 | 0 |
A16 | 1 | 0 |
A15 | * | * |
A14 | * | * |
A13 | * | * |
… | * | * |
A0 | * | * |
5. Расчет создаваемой нагрузки.
Поскольку выбранные ИМС выполнены по схемотехнологии КМОП, производить расчет токовой нагрузки не требуется. Необходимо рассчитать емкостную нагрузку.
Рассчитаем коэффициенты объединения:
Nmod – число слов, хранимых модулем памяти
Nбис – число слов, хранимых СБИС памяти
nmod – разрядность слова, хранимого модулем
nбис – разрядность слова, хранимого СБИС памяти
Таблица 5. Значения емкостей для CYM1831-45
Параметр | Описание | Условия тестирования | Максимальное значение | Единица измерения |
Cin | Входная емкость | Т=25°С, f=1МГц, Vcc=3В | 80 | пф |
Cout | Выходная емкость | Т=25°С, f=1МГц, Vcc=3В | 20 | пф |
Таблица 6. Значения емкостей для AT49F1024A
Параметр | Описание | Условия тестирования | Максимальное значение | Единица измерения |
Cin | Входная емкость | Т=25°С, f=1МГц, Vcc=3В | 6 | пф |
Cout | Выходная емкость | Т=25°С, f=1МГц, Vcc=3В | 12 | пф |
Снагр. А = СIN БИС * Коб. А + Спараз
Снагр. DQ = СOUT БИС * (Коб. DQ – 1) + Спараз
Снагр. управ = СIN БИС * Коб. А + Спараз
Спараз – паразитная емкость монтажа (10…20)пф
Для расчета нагрузки на линии управления паразитная емкость выбирается в 10пФ., для всех остальных линий – 20пФ
Расчеты для SRAM памяти:
по адресам -- Коб, А = 1
по данным -- Коб, DQ = 1
по линии управления -- Коб. УПР = 1
Снагр. А = 80* 1 + 20 = 100 пФ
Снагр. DQ = 10* (1 –1 ) + 20 = 20 пФ
Снагр. управ = 90пФ.
Расчеты для Flash памяти:
по адресам -- Коб, А = 2
по данным -- Коб, DQ = 1
по линии управления -- Коб. УПР = 2
Снагр. А = 6* 2 + 20 = 32 пФ
Снагр. DQ = 12* (1 –1 ) + 20 = 20 пФ
Снагр. управ = 22пФ.
Мы получили значения емкостной нагрузки, превышающие значения допустимые интерфейсом ТТЛ, следовательно, необходима буферизация.
6. Выбор схем согласования.
В качестве буфера на шину адреса выберем 16-битный буфер фирмы Texas Instruments
серии CY74FCT16244T.
А в качестве трансивера на шину данных 16-битный трансивер CY74FCT16245T того же производителя. Т. к. шина данных 32-разрядная, используем два трансивера. Линии управления соединены параллельно.
Буфер CY74FCT16244T состоит из четырех 4-битных буферов, каждый из которых имеет свой OE#, мы используем все 16 бит буфера, поэтому необходимо разрешающие входы OE# соединить параллельно. Т. к. шина адреса 32-разрядная, используем два буфера.
Таблица 7.Функциональная таблица буфера CY74FCT16244T
#OE | AВ | А(выходы) |
L | L | L |
L | H | H |
H | X | Z |
Таблица 8. Функциональная таблица трансивера CY74FCT16245T
#OE | DIR | Состояние трансивера |
L | L | Вывод данных |
L | H | Ввод данных |
H | X | Z |
7. Расчет времени цикла.
Вспомогательным инструментом при расчете времени цикла будут служить временные диаграммы. Ниже приведены таблицы, поясняющие временные диаграммы.
Сами диаграммы расположены в приложениях 1,2,3,4.
Таблица 9. Пояснения к временным диаграммам операции чтения из SRAM
Параметр | Описание | Значение, нс. |
tSEL | Задержка формирования сигналов адресным селектором | 7,5 (max) |
tBF | Задержка буфера при пропуске данных | 6,5 (max) |
tACS | Время перевода #СS в «ноль» до появления действительных данных | 45 (max) |
tTR | Время задержки данных трансивером | 7 (max) |
tHZCS | Время перевода #СS в высокое состояние до окончания данных (т. е. до состояния высокого импеданса). (режимный параметр) | 20 (max) |
tHZОE | Время от пассивизации сигнала #OE до окончания данных (режимный параметр) | 20 (max) |
tOHA | Время удержания данных после смены адреса | 3 (min) |
ТЦ | Время цикла чтения | 89,5(max) |
Расчет времени цикла чтения для SRAM памяти: tSEL + tACS + tTR + td = 89.5 , где td – время длительности данных(возьмем равным 30нс).
Таблица 10. Пояснения к временным диаграммам операции записи в SRAM
Параметр | Описание | Значение, нс. |
tSEL | Задержка формирования сигналов адресным селектором | 7.5 (max) |
tBF | Задержка буфера при прохождения сигнала | 6,5 (max) |
tSD+tHD | Время установки и удержания данных | 22 (min) |
tHA | Время удержания адреса после окончания данных | 2(min) |
tSA | Время установки адреса до начала записи | 2(min) |
tTR | Время задержки данных трансивером | 7 (max) |
ТЦ | Время цикла записи | 68,5(max) |
Таблица 11. Временные характеристики для чтения из FLASH.
Характеристика | Описание | Значение, нс. |
tSEL | Задержка формирования сигналов адресным селектором | 7.5 (max) |
tсе | Время от установки CE до появления данных | 45(max) |
tTR | Время задержки данных трансивером | 7(max) |
tBF | Время задержки буфера | 6,5 (max) |
tOH | Время отключения СE до окончания данных, время отключения OE до окончания данных, время удержания данных после смены адреса | 0(min) |
ТЦ | Время цикла чтения | 89.5(max) |
Таблица 12. Временные характеристики для записи в FLASH.
Характеристика | Описание | Значение, нс. |
tSEL | Задержка формирования сигналов адресным селектором | 7.5 (max) |
tSD+ tHD | Время установки + время удержания данных для их надежной записи | 50(min) |
tBF | Время задержки буфера при передаче сигнала | 6,5 (max) |
tHA | Время удержания адреса после окончания данных | 0(min) |
tTR | Время задержки данных трансивером | 7 (max) |
Время цикла записи для Flash памяти мы считать не будем, т. к. это время будет очень большим (около 10мс). Причина в том, что память разрабатывалась в первую очередь для чтения.
8.Выводы.
В итоге работы был построен модуль памяти, который соответствует всем выдвинутым в техническом задании требованиям, как:
Информационная емкость и организация SRAM – (8К х 32)бит
Информационная емкость и организация Flash – (4M х 32)бит
Время цикла – не более 100нс.
9. Список используемой литературы:
1. Угрюмов элементов и узлов ЭВМ.: М. изд. Высшая школа 1987г.
2. Сайты зарубежных компаний:
www.
www.
www.
www. *****
