Министерство общего и профессионального образования РФ

Новосибирский государственный технический университет

Кафедра вычислительной техники

КУРСОВОЙ ПРОЕКТ

по дисциплине «Схемотехника»

“Разработка прототипа ядра МикроЭВМ”

Факультет: АВТ
Группа: АМ – 210
Студент:

Преподаватель:

Вариант 7, 4

Новосибирск, 2005г

Оглавление

1. Цели и задание курсового проекта. 3

1.1. Цели работы.. 3

1.2. Цель разработки. 3

1.3. Общие исходные данные. 3

1.4. Индивидуальные исходные данные. 3

1 Форматы машинных команд. 4

2 Форматы данных. 5

3 Сдвиговые операции. 5

4 Разработка структуры операционного блока. 6

4.1 Описание структуры и работы ОБ. 6

4.2 Формат статусного регистра. 11

4.3 Расчет длительности цикла операционного блока. 11

5 Разработка структурной схемы МУУ.. 12

5.1 Описание МУУ.. 12

5.2 Расчет длительности цикла МУУ.. 14

5.3 Формат микрокоманд. 14

6 Блок-схемы алгоритмов микрокоманд. 15

6.1 Команды типа «память-регистр». 15

6.2 Команды типа «регистр-регистр». 16

7 Разработка основной памяти. 17

7.1 Исходные данные. 17

7.2 Проектирование модуля памяти. 17

7.2.1 Выбор типономиналов ИМС памятей. 17

7.2.2 Определение необходимого числа микросхем для построения модуля памяти. 18

7.2.3 Выбор интерфейсных элементов и организация накопителя. 19

7.2.4 Определение коэффициентов объединения по всем функциональным входам накопителя 20

7.2.5 Определение нагрузки, создаваемой функциональными входами накопителя. 20

7.2.6 Выбор типономиналов буферов. 20

7.2.7 Проектирование модуля памяти. 22

НЕ нашли? Не то? Что вы ищете?

7.2.8 Программирование AS. 24

8 Блок синхронизации. 25

8.1 Блок синхронизации. 25

8.2 Расчет длительности цикла ядра микроЭВМ... 26

9 Начальная установка. 26

10 Выводы.. 27

11 Библиография. 28

1. Цели и задание курсового проекта

1.1. Цели работы

Освоение элементов методологии проектирования аппаратных средств вычислительной техники; Приобретение практического опыта разработки функциональных устройств и узлов, выполнения схемотехнических расчетов и оформления схемной документации; Закрепление и углублении знаний о современной элементной базе.

1.2. Цель разработки

Разработать прототип ядра микроЭВМ, удовлетворяющий следующим характеристикам:

· Высокое быстродействие (производительность);

· Простота и надежность схемных решений.

· Минимальные схемные затраты

1.3. Общие исходные данные

Прототип ядра микроЭВМ должен соответствовать следующим требованиям к его характеристикам и параметрам:

система команд гипотетическая. Форматы команд: одно-, двухадресные и безадресные. Допускается детализация структуры ядра только для одно-, и двухадресного форматов команд; количество программно-доступных регистров общего назначения - не менее 8; формат представления данных в процессоре - с фиксированной точкой целочисленный в дополнительном коде и с разрядностью слова, определяемой индивидуальными исходными данными; минимальный доступный элемент данных памяти, непосредственно адресуемой процессором, - слово; разрядность адреса памяти равна разрядности данных; структура магистрали – трёхшинная (AB, DB,IB) обмен данными процессор - память (рекомендуемый) - синхронный, без квитирования (без подтверждения готовности памяти и циклов ожидания процессора);

1.4. Индивидуальные исходные данные

Состав, элементная база и разрядность операционного блока: [1]

Am29C01

Требования к микропрограммному устройству управления:[1]

Am29C10

Функциональный состав и емкость основной памяти:[1]

SRAM,

EEPROM,

2 Форматы машинных команд

Формат команды выбран в соответствии с разрядностью данной микро ЭВМ – 16 разрядный и должен размещаться в основной памяти. Формат команды состоит из кода (КОП) операции, под который выделено 8 бит (256 операций) и двух регистров в команде, для указания их адресов выделено 8 бит, по 4 бита на каждый.

Команды типа «регистр-регистр»

15	8	7	4	3	0
Код Операции (КОП)	R1	R2

Здесь R1 – регистр - приемник/источник; R2 – регистр – источник. При выполнении команды для реализации требуемой операции задаются два внутренних рабочих регистра ЭВМ. Команда извлекается из памяти и загружается в регистр команд, а регистры исходных данных R1 и R2 являются источниками операндов для АЛУ. Результат операции АЛУ помешается в регистр, определяемый полем регистра R1.

Команды типа «память-регистр»

15	8	7	4	3	0
КОП	R1	X2

Здесь: R1 – регистр - приемник; X2 – регистр, хранящий адрес памяти - источника. (косвенная адресация без индексации).

Команды типа «регистр-память»

15	8	7	4	3	0
КОП	X1	R2

Здесь: R2 – регистр - источник; X1 – регистр, хранящий адрес памяти - приёмника. (косвенная адресация без индексации).

Команды типа «ветвление»

15	8	7	4	3	0
КОП	Не используется	X2

смещение

Здесь: X2 - регистр, содержащий адрес ячейки памяти. При выполнении команды адрес, содержащийся в регистре, определяемом полем X2, складывается со смещением (вторым словом) . Полученный таким образом адрес будет являться адресом перехода.

3 Форматы данных

В настоящем курсовом проекте все данные, используемые прототипом ядра микро-ЭВМ, имеют формат 16 бит и хранятся в памяти в виде 16 разрядных слов, при считывании из памяти и записи в память действия производятся над 16-ти разрядным словом.

Диапазоны чисел:

· беззнаковое целое (16 бит) [0..65535]

· целое со знаком (16 бит) [-32768..32767].

4 Сдвиговые операции

Поскольку процессорный модуль Am29C01 – это микропроцессорная секция, то для реализации сдвиговых операций необходимо предусмотреть внешнюю по отношению к процессору логику сдвигов.

Обеспечим поддержку стандартных сдвигов:

· Логический сдвиг с вводом 0 в освобождающийся разряд

· Циклический сдвиг одинарной длины

· Циклический сдвиг двойной длины

5 Разработка структуры операционного блока

5.1 Описание структуры и работы ОБ

Основой операционного блока является каскад четырехразрядных наращиваемых микропроцессорных секций Am29C01[2], соединенных при помощи схемы ускоренного переноса (Am29C02).

Т. к. реализация возможности наращивания разрядности процессорных секций не позволяет интегрировать на их кристалле функционально необходимые элементы, то в структуру операционного блока необходимо добавить:

· схему управления состоянием и сдвигами Am29C04;

· интерфейсные элементы – регистры входных/выходных данных и адреса (RGDin, RGDout и RGAdr);

· мультиплексоры выбора источника адресов регистров МПС (MSA, MSB).

Рис.1 «Структурная схема МПС Am29C01»

Микропроцессорная секция Am29C01 представляет собой 4-разрядную наращиваемую микропроцессорную секцию. Имеет в своём составе:

- 16 регистров общего назначения (РОН);

- АЛУ, обеспечивающее выполнение логических, арифметических операций, операций пересылки данных, а также формирование четырёх флагов результата операции (перенос, переполнение, ноль и знак);

- сдвигатели, обеспечивающее выполнение сдвигов влево/вправо;

Схема ускоренного переноса Am29C02[2] предназначена для обеспечения ускоренного переноса АЛУ при наращивании разрядности микропроцессорных секций Am29C01, Am29C04. Одна микросхема Am29C02 обеспечивает ускоренный перенос для четырёх микропроцессорных секций (длина слова 16 бит).

Используется типовое включение микросхем Am29C01 и Am29C02, рекомендуемое изготовителем: выходы P, G трёх младших ИМС AM29C01 подключены к соответствующим входам P0,G0,…, P2,G2 ИМС Am29C02; выходы ИМС Am29C02 CX, CY и CZ подключены ко входам C0 трёх старших ИМС AM29C01 (CZ – к старшей); входы C0 ИМС AM29C01 и ИМС Am29C02 соединены с выходом C0 ИМС Am29C04.

На вход D МПС данные поступают только с выхода RGDin (с шины данных), поэтому вывод RGDin всегда разрешён (OE заземлён). Адреса РОН A и B (по 4 бита каждый) поступают в МПС с выходов мультиплексоров-селекторов MSA и MSB, в качестве которых используются 4-разрядные мультиплексоры 2 в 1 SN74AHCT157. На вход SEL обоих мультиплексоров подаётся бит микрокоманды МК[SELAB], который управляет выбором источника адресов РОН A и B (из регистра команд (Рг. К) или из регистра микрокоманд (Рг. МК)).

Рис.2 «Структурная схема МПС Am29C04»

Схема управлением состоянием и сдвигами Am29C04[2] предназначена для замыкания данных вокруг комбинационной схемы Am29C01+Am29C02. Обеспечивает функции статусного регистра, выбор источника входного переноса МПС, логику сдвигов (32 типа сдвигов (арифметические, логические, циклические), которые могут быть обычной или двойной длины), а также формирует сигнал условия для МУУ. Содержит два 4-разрядных регистра состояния (SRG), запись в которые разрешается/запрещается путём подачи соответствующих сигналов из микрокоманды (МК) на входы CEm. Инструкция I0-12 подаётся на вход I и берётся из микрокоманды. Шина Y (выходы флагов) не используется, поэтому вход управления выводом в Y-шину OEY пассивизирован высоким уровнем. Для обеспечения арифметических, логических, циклических сдвигов, которые могут быть обычной или двойной длины двунаправленные выводы PQ0, PF0, PQ15 и PF15 ИМС Am29C04 соединены соответственно с двунаправленными выводами PQ15, PR15, PQ0 и PR0 МПС, где PQ15, PR15 – это выводы PQ3, PR3 старшей ИМС AM29C01, а PQ0, PR0 – это выводы PQ0, PR0 младшей ИМС Am29C01. Выходы флагов (C16, F15, OVR, Z) для записи в SRG подключены к соответствующим входам ИМС Am29C04 (IC, IN, IOV, IZ).

В качестве регистров входных/выходных и регистра адреса данных используются 16-разрядные регистры фирмы IDT IDT74FCT16823ET.с тристабильным выходом, который позволяет отключаться от шины данных регистру выходных данных (RGDout) и от шины адреса регистру адреса (RGAdr) и тем самым избежать конфликтов на этих шинах. Управление состоянием выхода регистров RGAdr и RGDout берётся из микрокоманды.

Также была использована локальная шина вкупе с регистром входных данных, который имеет тристабильный выход, и подает на локальную шину сигнал с шины данных. Такой 16-разрядный регистр с динамическим управлением и разрешением выхода – IDT IDT74FCT16823ET.

С приходом положительного фронта синхроимпульса данные с шины данных (DB) фиксируются в регистре входных данных (RGDin). Затем данные поступают на вход D МПС. В зависимости от управляющей инструкции над данными производится какая-либо операция. После её выполнения с шины Y данные поступают одновременно в регистр адреса памяти (RGAdr) и в регистр выходных данных (RGDout). В зависимости от микрокоманды данные предназначаются для одного из этих регистров. После выполнения операции формируются четыре флага, которые поступают в ИМС Am29C04. ИМС Am29C04 запоминает эти флаги и, руководствуясь инструкцией, формирует из них код условия для секвенсора. Адреса РОН A и B могут браться как из регистра команд (Рг. К), так и из регистра микрокоманд (Рг. МК).

Структурную схему ОБ см. на Рис.3

Структурную схему каскада Am29C01 и Am29C02 см. на Рис.4

5.2 Формат статусного регистра

Т. к. Am29C01 – это секционный микропроцессор, то необходимо предусмотреть внешний по отношению к процессору статусный регистр. Требование к разрядности этого регистра: минимальная разрядность регистра определяется количеством признаков, порождаемых АЛУ. Am29C01 формирует 4 признака. Таким образом, будем использовать встроенный в Am29C04 статусный регистр.

N (Negative) – флаг отрицательного результата

Z (Zero) – флаг нуля

V (Overflow) – флаг переполнения

C (Carry) – флаг переноса

5.3 Расчет длительности цикла операционного блока

При оценке длительности цикла отыскивается критический путь распространения сигналов, который вносит максимальную задержку.

Критические пути распространения сигналов:

· Задержка распространения регистра микрокоманд (вход тактирования – выход данных) +RGоперандов ® задержка распространения мультиплексора выбора адреса A ® задержка МПС от адресных входов A[0..5] до выходов сдвигов (+схема ускоренного переноса) ® задержка распространения логики сдвигов ® время предустановки SRG.

Tз. РгМк(CLK®Din)+RGоп	Тз. расп. SelA	TAB®PR0,15	Тз. расп. ЛС	Tsu SRG	Итого:
8.8	9.5	72+7	20	20	137.3

· Задержка распространения регистра микрокоманд (вход тактирования – выход данных) +RGоперандов® задержка распространения мультиплексора выбора адреса A ® задержка МПС от адресных входов A[0..5] до выходов сдвигов (+схема ускоренного переноса) ® задержка распространения логики сдвигов ® время предустановки регистров RAM[0,15] и Q[0,15].

Tз. РгМк(CLK®Din)+RGоп	Тз. расп. SelA	TAB®PR0,15	Тз. расп. ЛС	Tsu RAM&Q	Итого:
8.8	9.5	72+7	20	15.0	132.3

Таким образом, минимальная длительность цикла ОБ – 132.3 нс, что больше, чем время выполнения самой быстрой операции (логической ~ 94нс) Am29C10.

6 Разработка структурной схемы МУУ

6.1 Описание МУУ

Выбор секвенсора обусловлен индивидуальным заданием[1]. Это Am2910[2].

Рис.5 «Структурная схема секвенсора Am29C10»

В качестве структуры МУУ выбран конвейер первого порядка с регистром микрокоманд. Требования к этому регистру: динамическое управление загрузкой, разрешение вывода для определенных полей. Из большого числа регистров был выбран IDT74FCT16823ET фирмы IDT.

Т. к. в выбранных форматах команд КОП – это 8-битное поле, то оно может адресовать 256 команд. Т. к. размер микропрограммной памяти – 4К слова, то информационная организация ПНА должна быть 256*12, а информационная организация МПП – 4К*64 (т. к. микрокоманда – 64 бита). Чтобы не допустить простоя операционного блока при работе МУУ, нужно поставить требования к быстродействию ПНА и МПП. Время задержки секвенсора (вход D – выход Y) равно 20нс, а длительность цикла ОБ – 132,3нс. Таким образом, время выборки адреса ПНА и время выборки адреса МПП вместе не должны превышать 90нс. Исходя из всего этого были выбраны следующие типономиналы. В качестве ПНА – микросхема MB7052 (документация не прилагается: время выборки адреса – 32нс), а в качестве МПП –микросхема CY7C243-25 фирмы Cypress (время выборки адреса – 25нс).

Для взаимодействия шины данных с МУУ нужен интерфейсный элемент: регистр с динамическим управлением записью. Это должен быть 16-разрядный регистр. Таким регистром является IDT74FCT16823ET. Он будет использоваться в качестве регистра команд.

Для реализации возможности переходов было необходимо предусмотреть в микрокоманде адресное поле. В связи с этим ту часть микрокоманды, которая содержит это поле, необходимо либо подавать на вход секвенсора, при этом отключая выход ПНА, либо отключать это поле, а на вход секвенсора подавать выход ПНА. Для этого используются выходы секвенсора PL#, MAP#.

В силу того, что на внутреннюю локальную шину операционного блока может подаваться константа из микрокоманды (МК[57..72]), необходимо обеспечить возможность отключения поля микрокоманды, содержащего эту константу (бит МК[56]).

Am29C10 не имеет входа сброса. Поэтому, чтобы осуществить сброс, нужно поставить мультиплексор, который управляется битом, генерируемым схемой начальной установки MC34064, и подает на вход инструкции секвенсора либо 0000, либо, собственно, инструкцию. Нужен 4-разрядный мультиплексор 2в1, таким является уже использованный ранее SN74AHCT157.

Структурная схема МУУ приведена на Рис.6

Рис.6 «Структурная схема МУУ»

6.2 Расчет длительности цикла МУУ

Можно выделить следующие критические пути прохождения сигнала:

· Задержка распространения регистра команд (вход тактирования – выход данных) ® время выборки адреса ПНА ® задержка распространения секвенсора (вход D – выход Y) ® время выборки адреса МПП ® время предустановки регистра микрокоманд.

Tз. РгК(CLK®Din)

ТВА. ПНА

Tз. SEQ D®Y

ТВА. МПП

Tsu РгМК

Итого:

4.4

32

14

25

2.5

77,9

· Задержка распространения статусного регистра (вход тактирования – вывод данных) ® задержка распространения мультиплексора условий (вход I – выход СТ) ® задержка распространения секвенсора (вход CC# - выход Y) ® время выборки адреса МПП ® время предустановки регистра микрокоманд.

Tз. SRG (CLK®Din)

Тз. MUX (I®Y)

Tз. SEQ(CC#®Y)

ТВА МПП

Tsu РгМК

Итого:

4.4

28

21

25

2.5

80.9

Таким образом, минимальная длительность цикла МУУ равна 77,9, что больше минимального времени операции (последовательный выбор ~ 61) для Am29C10.

6.3 Формат микрокоманд

Табл. 1 Формат микрокоманд

Биты

Название поля

Назначение поля

Уровень активности

Поля управления ОБ

· Каскад МПС Am29C01

0..8

I - OB

Биты инструкции Am29C01.

-

9..12

A

Поле адреса для чтения РОН А.

-

13..16

B

Поле адреса для чтения и записи РОН B.

-

· Интерфейсные элементы (регистры)

17

OE - RGDin#

Бит разрешения вывода регистра входных данных.

L

18

OE - RGDout#

Бит разрешения вывода регистра выходных данных.

L

19

CLKEN# - РАП

Бит разрешения записи в РАП.

L

20

OE - MAR#

Бит разрешения вывода РАП.

L

21

OE - StatOut#

Бит разрешения вывода статуса на локальную шину.

L

· ОБ

22

SelAB

Бит управления выбором источником адресов A и B:

0 – из Регистра Микрокоманд, 1 – из Регистра Команд

L/Н

23..35

I[0..12]

Биты управления статусным регистром, логикой сдвигов, входным переносом.

-

36

SE#

Бит разрешения работы сдвиговых MUX

L

37

CEm#

Бит разрешения загрузки регистра состояния

L

Поле упр. МУУ

· Управление МУУ

38..49

Dadr

Адресное поле

-

50..53

I - SEQ

Биты инструкции Am29C10

-

54

RLD#

Разрешение загрузки в регистр/счетчик в секвенсоре

L

55

CCEN#

Разрешение ввода условия в секвенсор

L

56

OEConst#

Бит разрешения вывода константы из микрокоманды на локальную шину ОБ.

L

57..72

Const

Константа

-

· Управление памятью

73

MEMR

Разрешение памяти

H

74

R/W#

Разрешение памяти чтение/запись

H/L

7 Блок-схемы алгоритмов микрокоманд

7.1 Команды типа «память-регистр»

Запись новой команды в регистр команд. Выдача кода операции на ПНА. Получение секвенсором МК стартового адреса в новой команде. Выработка адреса первой МК новой команды. Выдача адреса на МПП. Извлечение новой МК по поступившему адресу. Запись новой МК в регистр МК

Блок-схема 1. Команды типа «память –регистр»

7.2 Команды типа «регистр-регистр»

Запись новой команды в регистр команд. Выдача кода операции на ПНА. Получение секвенсором МК стартового адреса в новой команде. Выработка адреса первой МК новой команды. Выдача адреса на МПП. Извлечение новой МК по поступившему адресу. Запись новой МК в регистр МК.

Блок-схема 2. Команды типа «регистр –регистр»

8 Разработка основной памяти

8.1 Исходные данные.

Выполнить проектирование модуля памяти, включающего SRAM, ёмкостью 16Kb, разрядностью 16 bit, + EEPOM ёмкостью 4Kb, разрядностью 16 bit. Время доступа не должно превышать 250 нс. Интерфейс – ТТЛ. Системная магистраль трёхшинная: AB, DB, управляющие сигналы ЦПУ.

8.2 Проектирование модуля памяти

8.2.1 Выбор типономиналов ИМС памятей.

Для построения модуля памяти необходимо выбрать типономиналы микросхем памятей, на основе которых и будет построен модуль. В задании сказано, что организация SRAM должна быть (8Kx16 бит). В качестве типономинала была выбрана микросхема производства фирмы CYPRESS CY7C186-35 c организацией (8Kx8 бит). Кроме того, выбранная микросхема удовлетворяет стандарту ТТЛ, имеет пониженное энергопотребление, высокое быстродействие (время доступа 35нс). В качестве типономинала EEPOM была выбрана микросхема производства фирмы ATMEL AT28C17-15, имеющая информационную организацию (2Kх8бит), удовлетворяющая ТТЛ стандарту.

.

Рис.7.1.Функциональная схема CY7C186-35

Рис.7.2.Функциональная схема AT28C17-15

8.2.2 Определение необходимого числа микросхем для построения модуля памяти

SRAM: 16Kb * 16bit = (8k * 16bit)

,

где Qбис – количество микросхем памяти, необходимых для достижения нашей ёмкости, Nmod – требуемая ёмкость схемы, Nбис – ёмкость микросхемы, nmod – требуемая разрядность схемы, nбис – разрядность микросхемы,

,

где Qстр – количество микросхем памяти, необходимых для достижения нашей разрядности.

EEPOM: 8Kb * 16bit = (4k * 16bit)

,

8.2.3 Выбор интерфейсных элементов и организация накопителя

Поскольку по тех. заданию поставлен интерфейс ТТЛ, то все наши микросхемы должны и соответствуют стандарту ТТЛ.

Так как суммарное количество физических страниц = 3, то управлять выбором станицы будем PLD, в дальнейшем и на схеме именуемой AS (Adress Selector).

Логика PLD, управляющая выбором страницы памяти, также должна соответствовать ТТЛ интерфейсу и обеспечивать приемлемое число входов/выходов и время задержки. Мы выбрали ATMEL ATF15002ASL. Время задержки – 7,5 нс. Программирование данной логики на выбор страницы памяти приведено в следующих разделах настоящего курсового проекта.

Накопитель построен на 6 микросхемах и организует 3 физических страницы. Следующая структура определяет выбор адресов.

Рис. 7.3. Карта памяти

PLD адресует SRAM/EEPOM. Это происходит путём анализа 3х старших битов адреса с формированием соответствующих значений на соответствующих выходах. Шина адреса BF - БИС SRAM– 13 битная, шина BF-EEPROM – 12 битная. Старший бит А11 определяет выбор страницы памяти в пределах двух страниц EEPROM.

Таблица 2.0 Выбор страницы памяти

MEMR	A15	A14	A13	CE SRAM	\CE EEPROM	Комментарий
0	0	0	*	0	1	MEMR =0 запрет
0	0	1	0	0	1
0	0	1	1	0	1
0	1	0	*	0	1
0	1	1	*	0	1
1	0	0	*	0	0	EEPROM
1	0	1	0	1	1	SRAM
1	0	1	1	0	1	Пассивизация накопителя (out of range)
1	1	0	*	0	1
1	1	1	*	0	1

8.2.4 Определение коэффициентов объединения по всем функциональным входам накопителя

SRAM: , где КА – коэффициент объединения по входам адреса.

, где КDQ – коэффициент объединения по входам данных.

EEPOM: ,

8.2.5 Определение нагрузки, создаваемой функциональными входами накопителя

Снагр=СнагрSR+CнагрEE СнагрA=Сinбис*КА+Cмонт

SRAM: СнагрA=7пФ*2+20пФ=34пФ

EEPPOM: СнагрA=6пФ*4+20пФ=44пФ

Итого: СнагрA=78пФ

Снагр=СнагрSR+CнагрEE СнагрDQ=Сoutбис*(КDQ-1)+Cмонт

SRAM: СнагрA=7пФ*1+20пФ=27пФ

EEPPOM: СнагрA=6пФ*2+20пФ=32пФ

Итого: СнагрA=59пФ

8.2.6 Выбор типономиналов буферов

Итак, полученные значения ёмкостей равны 78 и 59 пФ, соответственно, нам необходимо будет вставить в схему буферы и трансиверы для обеспечения наилучших условий функционирования схемы. Наш выбор:

Буфер : TEXAS INSTRUMENTS CY74FCT16244T

Трансивер : TEXAS INSTRUMENTS CY74FCT16245T

Логическая организация буферов и трансиверов приведена на рисунках далее.

Рис.7.4. Логическая организация буфера CY74FCT16244T

Буфер CY74FCT16244T состоит из 4 буферов, которые можно использовать как отдельно, так и в составе 16 битного буфера. У каждого буфера имеется свой вход разрешения вывода, заземление

Для понимания работы буфера необходимо привести функциональную таблицу буфера.

Таблица 2.1. Функционирование буфера.

Function Table[2]
Inputs	Outputs
OE	A	Y
L	L	L
L	H	H
H	X	Z

Рис.7.5. Логическая организация трансивера CY74FCT16245T

Трансивер CY74FCT16245T состоит из 2 восьмиразрядных (восьмивходовых) чипов, у каждого чипа есть свой вход разрешения вывода и управления выводом. Максимум один буфер может обеспечить 16 линий (разрядность 16 бит). Таблица работы трансивера будет представлена далее.

Таблица 2.2. Функционировани трансивера

Function Table
Inputs
OE	DIR	Outputs
L	L	Bus B Data to Bus A
L	H	Bus A Data to Bus B
H	X	High Z State

8.2.7 Проектирование модуля памяти

Как уже отмечалось выше, будем использовать 2 выбранные микросхемы памяти SRAM и четыре EEPROM. Разрядность шины адреса равна 16 битам, а шины данных – 16 битам. Приведём функциональную схему модуля памяти. Необходимо отметить, что шины А и D далее соединяются с глобальными шинами АB (Адреса) и DB (Данных) соответственно.

Необходимо пояснить, что означают на данном рисунке элементы, для этого приведем таблицу наименований:

Таблица 2.3. Наименования структурных элементов модуля памяти

Обозначение

Наименование

SRAM

Микросхемы памяти типа CY7C186-35

EE

Микросхемы памяти типа AT28C17-15

TR

Трансивер типа CY74FCT16245T

BF

Буфер типа CY74FCT16244T

AS

Управляющий блок ATF15002ASL

Для более глубокого понимания функциональной схемы необходимо привести обозначения и описание выходов элементов.

Таблица 2.4. Описание и обозначение выходов функциональной схемы

Обозначение на схеме	Описание
CE	Выбор кристалла
CE#	Выбор кристалла инверсный
WE#	Разрешение записи
OE#	Разрешение вывода
DIR	Управление направлением вывода трансивера
DB	Двунаправленная шина данных
AB	Шина адреса

Временные диаграммы на запись/чтение SRAM и EEPROM приведены в работе «Расчётно-графическая работа по дисциплине «Схемотехника».«Проектирование модулей памяти»».

8.2.8 Программирование AS

Для работы настоящего модуля памяти необходимо наличие запрограммированного PLD AS. Ниже приведена VHDL программа PLD, удовлетворяющая логике работы AS. Программы была синтезирована в пакете Xilinx Foundation 4.1i с возможностью дальнейшего создания implementation на современных PLD Virtex | Spartan | Stratix | CoolRunner.

-- VHDL created by XF4.1i

Library ieee;

Use ieee. std_logic_1164.all;

Use ieee. numeric_std. all;

USe ieee. std_logic_unsigned. all;

ENTITY AS is

PORT (

I : IN STD_LOGIC_VECTOR (2 downto 0);

A11 : IN STD_LOGIC;

MEMR : IN STD_LOGIC;

R/W# : IN STD_LOGIC;

IO4 : OUT STD_LOGIC;

IO5 : OUT STD_LOGIC;

IO6 : OUT STD_LOGIC;

IO7 : OUT STD_LOGIC;

MEMR# : OUT STD_LOGIC;

~(R/W#):OUT STD_LOGIC

);

END AS;

ARCHITECTURE behavior OF AS IS

BEGIN

process(I, A11,MEMR, R/W#,IO4,IO5,IO6,IO7,MEMR#,~(R/W#))

begin

IF MEMR ='0' then IO4<='0', IO5<='1', IO6<='1', IO7<='1';

ELSIF MEMR='1' then

if I(0) ='0' and I(1) ='0'

then IO4<= '0', IO5<= '1', IO6<='0', IO7<=A11 and IO6; endif;

if I(0) ='0' and I(1) ='1' and I(2) ='0'

then IO4<= '1', IO5<= '0', IO6<='1', IO7<=A11 and IO6; endif;

else IO4<= '0', IO5<= '1', IO6<='1', IO7<=A11 and IO6;

ENDIF;

END process;

END behavior;

9 Блок синхронизации

9.1 Блок синхронизации

В качестве генератора, выдающего синхросигнал CLK, взята микросхема КМ1804ГГ1. КМ1804ГГ1 – системный тактовый генератор, предназначен для применения в составе блоков синхронизации центральных процессоров микро-ЭВМ и других вычислительных устройств в качестве задающего тактового генератора. Причины выбора следующие:

1)Соответствие диапазона частот формируемых синхропоследовательностей требуемому (f = 21,5 МГц)

2)Соответствие формы синхросигнала, требуемой

3)Удобная схема включения (минимум схемных обвязок)

4)Надежда на возрождение и дальнейшее развитие отечественной элементной базы

Микросхема имеет стабилизированный с помощью внешнего кварцевого резонатора генератор опорной частоты от 1 до 30 МГц, микропрограммируемую длительность цикла тактовых импульсов от 3 до 10 периодов опорной частоты, состояния «работа», «останов», «ожидание», «шаговый режим».

Данный генератор позволяет формировать синхросигнал с различной длительностью сигнала высокого и низкого уровней, что позволило сформировать синхросигнал учитывающий особенности операционного блока.

Схема блока синхронизации представлена на рисунке 8.

Рис.8 «Схема блока синхронизации на основе тактового генератора К1804ГГ1».

С01, С02, С03 – управление длительностью микроцикла, берется из микрокоманды, чтобы уменьшить длительность цикла для более быстрых микроопераций ;

COSC, COSO – входы управления шаговым режимом - не задействованы;

SR – предназначен для первоначального запуска схемы после включения питания, сюда подается асинхронный сигнал RESET со схемы начальной установки (схема сброса);

RQWI, EWI, RA – служат для управления схемой в режиме «Работа». В нормальном состоянии на эти входы подан сигнал высокого уровня, управлять этими входами необходимо только в режиме «Останов»;

F – опорная частота;

С0, С1, С2, С3 –тактовые сигналы;

WI – выход сигнал «Ожидание» («Работа» WI=1, «Ожидание» WI=0).

9.2 Расчет длительности цикла ядра микроЭВМ

Максимальная длительность цикла ОБ – 137,3 нс, МУУ – 77,9 нс, ОП – 256,5нс.

Для обеспечения надежной работы, к рассчитанной максимальной длительности цикла ядра, нужно прибавить еще 5%. В итоге требуемая длительность цикла ядра получилась – 270 нс. Форма синхросигнала выбрана с расчетом на длительность положительного и отрицательного уровня при прохождении данных через статусный регистр, регистр адреса, регистр команд. С учетом существующих форм генерирования опорных синхропоследовательностей генератором КМ1804ГГ1 из числа доступных выбрана последовательность под кодом «000», изображенная на рисунке:

tСН = 180 нс, tСL = 90 нс.

Рис. 9 «Форма синхросигнала»

10 Начальная установка

Рис. 10 «Структурная схема СНУ MC34064»

Схема начальной установки выполнена с применением микросхемы MC34064, фирмы MOTOROLA. Выбор основан на следующих причинах

1)Соответствие прибора требованиям к формированию сигнала асинхронного сброса

2)Удобство использования

MC34064 - это специализированный для микропроцессорных систем контроллер предустановки, применяемый для выработки асинхронного сигнала RESET.

Производитель не рекомендует делать время начальной установки схемы менее 500нс. Исходя из этого и применив формулу расчета длительности сигнала RESET, находим значение емкости СDLY и резистора R. R = 50 кОм, СDLY = 37 пкФ. При этих значениях емкости и сопротивления, длительности сигнала RESET составит 610 нс.

11 Выводы

В процессе выполнения курсового проекта были получены начальные навыки по разработке прототипа ядра микроЭВМ: разработке функциональных узлов и устройств, проектировании цифровых устройств и выполнения схемотехнических расчетов. Также появилось представление об элементной базе в основном иностранных производителей, к тому же получены необходимые навыки построения временных диаграмм, усвоены общие знания о работе, организации, и взаимодействии микропроцессорных систем. При проведении расчетов были учтены знания и опыт предыдущих поколений разработчиков.

12 Библиография

1. Соболев . Руководство к курсовой работе – Новосибирск: НГТУ, 1997.

2. Дж. Мик, Дж. Брик. Проектирование микропроцессорных устройств с разрядно-модульной организацией: в 2 кн./ пер. с англ. - М.: Мир, 1984.

3. Угрюмов схемотехника. – СПб.:БХВ-Петербург,2001. – 582 стр.

4. Угрюмов элементов и узлов ЭВМ, М.: Высшая школа, 1987.

5. Лебедев памяти и их применение, М.: Радио и связь, 1990.

6. Техническая документация на ИМС фирмы IDT http://www.

7. Техническая документация на ИМС фирмы ATMEL http://www.

8. Техническая документация на ИМС фирмы CYPRESS http://www.

9. Техническая документация на ИМС фирмы TEXAS INSRUMENTS http://www.

10. Техническая документация на ИМС фирмы NATIONAL SEMICONDUCTOR

Tз. РгК(CLK®Din)	ТВА. ПНА	Tз. SEQ D®Y	ТВА. МПП	Tsu РгМК	Итого:
4.4	32	14	25	2.5	77,9

Tз. SRG (CLK®Din)	Тз. MUX (I®Y)	Tз. SEQ(CC#®Y)	ТВА МПП	Tsu РгМК	Итого:
4.4	28	21	25	2.5	80.9

	Биты	Название поля	Назначение поля	Уровень активности
Поля управления ОБ	· Каскад МПС Am29C01
	0..8	I - OB	Биты инструкции Am29C01.	-
	9..12	A	Поле адреса для чтения РОН А.	-
	13..16	B	Поле адреса для чтения и записи РОН B.	-
	· Интерфейсные элементы (регистры)
	17	OE - RGDin#	Бит разрешения вывода регистра входных данных.	L
	18	OE - RGDout#	Бит разрешения вывода регистра выходных данных.	L
	19	CLKEN# - РАП	Бит разрешения записи в РАП.	L
	20	OE - MAR#	Бит разрешения вывода РАП.	L
	21	OE - StatOut#	Бит разрешения вывода статуса на локальную шину.	L
	· ОБ
	22	SelAB	Бит управления выбором источником адресов A и B: 0 – из Регистра Микрокоманд, 1 – из Регистра Команд	L/Н
	23..35	I[0..12]	Биты управления статусным регистром, логикой сдвигов, входным переносом.	-
	36	SE#	Бит разрешения работы сдвиговых MUX	L
	37	CEm#	Бит разрешения загрузки регистра состояния	L
Поле упр. МУУ	· Управление МУУ
38..49	Dadr	Адресное поле	-
50..53	I - SEQ	Биты инструкции Am29C10	-
54	RLD#	Разрешение загрузки в регистр/счетчик в секвенсоре	L
55	CCEN#	Разрешение ввода условия в секвенсор	L
56	OEConst#	Бит разрешения вывода константы из микрокоманды на локальную шину ОБ.	L
57..72	Const	Константа	-
	· Управление памятью
73	MEMR	Разрешение памяти	H
74	R/W#	Разрешение памяти чтение/запись	H/L

Обозначение	Наименование
SRAM	Микросхемы памяти типа CY7C186-35
EE	Микросхемы памяти типа AT28C17-15
TR	Трансивер типа CY74FCT16245T
BF	Буфер типа CY74FCT16244T
AS	Управляющий блок ATF15002ASL

“Разработка прототипа ядра МикроЭВМ”

1. Цели и задание курсового проекта

1.1. Цели работы

1.2. Цель разработки

1.3. Общие исходные данные

1.4. Индивидуальные исходные данные

2 Форматы машинных команд

3 Форматы данных

4 Сдвиговые операции

5 Разработка структуры операционного блока

5.1 Описание структуры и работы ОБ

5.2 Формат статусного регистра

5.3 Расчет длительности цикла операционного блока

6 Разработка структурной схемы МУУ

6.1 Описание МУУ

6.2 Расчет длительности цикла МУУ

6.3 Формат микрокоманд

7 Блок-схемы алгоритмов микрокоманд

7.1 Команды типа «память-регистр»

7.2 Команды типа «регистр-регистр»

8 Разработка основной памяти

8.1 Исходные данные.

8.2 Проектирование модуля памяти

8.2.1 Выбор типономиналов ИМС памятей.

8.2.2 Определение необходимого числа микросхем для построения модуля памяти

8.2.3 Выбор интерфейсных элементов и организация накопителя