Варианты заданий к лабораторной работе
1. D триггер с синхронизацией по заднему фронту и выходом с тремя состояниями.
(Falling Edge Tri-state Flipflop)
D триггер с выходом с тремя состояниями представляет собой объединение триггера и выходного буферного элемента, реализующего выход с тремя состояниями.
Сигнал на выходе Q D-триггера соответствует сигналу на входе D в момент появления заднего фронта синхроимпульса С и появляется на выходе Q с задержкой в tP1 нс. Сигнал на входе D должен появиться раньше, чем фронт синхроимпульса С на время, превышающее время предустановки tCU. Этот сигнал должен сохранять свое значение на входе D в течение времени, превышающем время удержания tH.
Сигнал на выходе Y буфера появится после появления сигнала на входе X и после подачи на разрешающий вход Е сигнала высокого уровня. Время задержки распространения в буфере – tP2 .
Временная диаграмма работы устройства для одного импульса последовательности С приведена на следующем рисунке
C
tCU tH t
D
tP1
Q, X
E
tP2
Y
2. D триггер с синхронизацией задним фронтом, асинхронной установкой и выходом с тремя состояниями.
(Falling Tri-state Edge Flipflop With Asynchronous Preset )
D триггер с выходом с тремя состояниями представляет собой объединение триггера и выходного буферного элемента, реализующего выход с тремя состояниями.
Сигнал на выходе Q D-триггера соответствует сигналу на входе D в момент появления заднего фронта синхроимпульса С и появляется на выходе Q с задержкой tP1 нс. Сигнал на входе D должен появиться раньше, чем фронт синхроимпульса С на время, превышающее время предустановки tCU. Этот сигнал должен сохранять свое значение на входе D в течение времени, превышающем время удержания tH.
На разрешающий вход Е подается сигнал с высоким логическим уровнем. В результате на выходе Y появляется сигнал с задержкой tP2. . Если на вход Е подается низкий логический уровень, то на выходе Y состояние высокого импеданса.
Асинхронная приоритетная установка осуществляется подачей низкого логического уровня на вход S на время tS. При работе триггера на вход S подается высокий логический уровень
Временная диаграмма работы устройства для одного импульса последовательности С приведена на следующем рисунке
C
tCU tH t
D
tP1
Q, X
E
tP2
Y
tS
S
3. D триггер с синхронизацией задним фронтом и асинхронной установкой и сбросом.
(Falling Edge Flipflop With Asynchronous Reset and Preset)
Сигнал на выходе Q D-триггера соответствует сигналу на входе D в момент появления заднего фронта синхроимпульса С и появляется на выходе Q с задержкой tP1 нс. Сигнал НЕ Q появляется с задержкой tP1 нс. Сигнал на входе D должен появиться раньше, чем фронт синхроимпульса С на время, превышающее время предустановки tCU. Этот сигнал должен сохранять свое значение на входе D в течение времени, превышающем время удержания tH.
Асинхронная приоритетная установка осуществляется подачей низкого логического уровня на вход S на время tS. Асинхронный приоритетный сброс осуществляется подачей низкого логического уровня на вход R на время tR = tS. При работе триггера на входы R и S подается высокий логический уровень. Одновременная подача сигналов низкого уровня на входы R и S запрещена.
Временная диаграмма работы устройства для одного импульса последовательности С приведена на следующем рисунке
C
tCU tH t
D
tP1
Q
S
tR
R
4. D триггер с синхронизацией задним фронтом и асинхронной установкой.
(Rising Edge Flipflop With Asynchronous Preset)
Сигнал на выходе Q D-триггера соответствует сигналу на входе D в момент появления заднего фронта синхроимпульса С и появляется на выходе Q с задержкой tP1 нс. Сигнал НЕ Q появляется с задержкой tP1 нс. Сигнал на входе D должен появиться раньше, чем фронт синхроимпульса С на время, превышающее время предустановки tCU. Этот сигнал должен сохранять свое значение на входе D в течение времени, превышающем время удержания tH.
Асинхронная приоритетная установка осуществляется подачей низкого логического уровня на вход S на время tS. При работе триггера на вход S подается высокий логический уровень.
Временная диаграмма работы устройства для одного импульса последовательности С приведена на следующем рисунке
C
tCU tH t
D
tP1
Q
tS
S
5. D триггер с синхронизацией задним фронтом, асинхронным сбросом и выходом с тремя состояниями.
(Falling Tri-state Edge Flipflop With Asynchronous Reset )
D триггер с выходом с тремя состояниями представляет собой объединение триггера и выходного буферного элемента, реализующего выход с тремя состояниями.
Сигнал на выходе Q D-триггера соответствует сигналу на входе D в момент появления заднего фронта синхроимпульса С и появляется на выходе Q с задержкой tP1 нс. Сигнал на входе D должен появиться раньше, чем фронт синхроимпульса С на время, превышающее время предустановки tCU. Этот сигнал должен сохранять свое значение на входе D в течение времени, превышающем время удержания tH.
На разрешающий вход Е подается сигнал с высоким логическим уровнем. В результате на выходе Y появляется сигнал с задержкой tP2. Если на вход Е подается низкий логический уровень, то на выходе Y состояние высокого импеданса
Асинхронный приоритетный сброс осуществляется подачей низкого логического уровня на вход R на время tR. При работе триггера на вход R подается высокий логический уровень..
Временная диаграмма работы устройства для одного импульса последовательности С приведена на следующем рисунке
C
tCU tH t
D
tP1
Q, X
E
tP2
Y
tR
R
6. D триггер с синхронизацией задним фронтом и асинхронным сбросом.
(Falling Edge Flipflop with Asynchronous Reset)
Сигнал на выходе Q D-триггера соответствует сигналу на входе D в момент появления заднего фронта синхроимпульса С и появляется на выходе Q с задержкой tP1 нс. Сигнал НЕ Q появляется с задержкой tP1 нс. Сигнал на входе D должен появиться раньше, чем фронт синхроимпульса С на время, превышающее время предустановки tCU. Этот сигнал должен сохранять свое значение на входе D в течение времени, превышающем время удержания tH.
Асинхронный приоритетный сброс осуществляется подачей низкого логического уровня на вход R на время tR. При работе триггера на вход R подается высокий логический уровень.
Временная диаграмма работы устройства для одного импульса последовательности С приведена на следующем рисунке
C
tCU tH t
D
tP1
Q
tR
R
7. D триггер с синхронизацией задним фронтом и приоритетным синхронным сбросом.
(Falling Edge Flipflop with Synchronous Reset)
D триггер с синхронным сбросом представляет собой комбинацию синхронного D триггера TT и мультиплексора MS, на адресный вход которого подается сигнал сброса R. Синхронный сброс осуществляется подачей низкого логического уровня на вход R. По этому сигналу со входа '0' мультиплексора MS на вход D триггера TT подается низкий логический уровень. Поэтому при появлении фронта очередного синхроимпульса С на выходе Q триггера установится лог. '0'. При работе триггера на вход R подается высокий логический уровень. Поэтому на вход D триггера через мультиплексор подается сигнал D.
Сигнал на выходе Q D-триггера соответствует сигналу на входе D в момент появления заднего фронта синхроимпульса С и появляется на выходе Q с задержкой tP1 нс. Сигнал на входе D должен появиться раньше, чем фронт синхроимпульса С на время, превышающее время предустановки tCU. Этот сигнал должен сохранять свое значение на входе D в течение времени, превышающем время удержания tH.
На вход сброса R мультиплексора подается сигнал с низким логическим уровнем. В результате на выходе мультиплексора Y появляется сигнал с задержкой tP2. Если на вход R подается высокий логический уровень, то на выход Y мультиплексора передается сигнал с входа D с задержкой tP2.
. Временная диаграмма работы устройства для одного импульса последовательности С приведена на следующем рисунке
Сброс Работа
C
tP2 t
R
tCU tH tCU tH
D
tP1 tP1
Q
8. D триггер с синхронизацией задним фронтом и приоритетной синхронной установкой.
(Falling Edge Flipflop with Synchronous Preset)
D триггер с синхронной установкой представляет собой комбинацию синхронного D триггера TT и мультиплексора MS, на адресный вход которого подается сигнал установи S. Синхронный сброс осуществляется подачей низкого логического уровня на вход S. По этому сигналу со входа '1' мультиплексора MS на вход D триггера TT подается высокий логический уровень. Поэтому при появлении фронта очередного синхроимпульса С на выходе Q триггера установится лог. '1'. При работе триггера на вход S подается высокий логический уровень. Поэтому на вход D триггера через мультиплексор подается сигнал D.
Сигнал на выходе Q D-триггера соответствует сигналу на входе D в момент появления заднего фронта синхроимпульса С и появляется на выходе Q с задержкой tP1 нс. Сигнал на входе D должен появиться раньше, чем фронт синхроимпульса С на время, превышающее время предустановки tCU. Этот сигнал должен сохранять свое значение на входе D в течение времени, превышающем время удержания tH.
На вход установки S мультиплексора подается сигнал с низким логическим уровнем. В результате на выходе мультиплексора Y появляется сигнал с задержкой tP2. Если на вход S подается высокий логический уровень, то на выход Y мультиплексора передается сигнал с входа D с задержкой tP2.
. Временная диаграмма работы устройства для одного импульса последовательности С приведена на следующем рисунке
Сброс Работа
C
tP2 t
S
tCU tH tCU tH
D
tP1 tP1
Q
9. D триггер с синхронизацией передним фронтом и выходом с тремя состояниями.
(Rising Edge Tri-state Flipflop)
D триггер с выходом с тремя состояниями представляет собой объединение триггера и выходного буферного элемента, реализующего выход с тремя состояниями.
Сигнал на выходе Q D-триггера соответствует сигналу на входе D в момент появления переднего фронта синхроимпульса С и появляется на выходе Q с задержкой в tP1 нс. Сигнал на входе D должен появиться раньше, чем фронт синхроимпульса С на время, превышающее время предустановки tCU. Этот сигнал должен сохранять свое значение на входе D в течение времени, превышающем время удержания tH.
Сигнал на выходе Y буфера появится после появления сигнала на входе X и после подачи на разрешающий вход Е сигнала высокого уровня. Время задержки распространения в буфере – tP2 .
Временная диаграмма работы устройства для одного импульса последовательности С приведена на следующем рисунке
C
tCU tH t
D
tP1
Q, X
E
tP2
Y
10. D триггер с синхронизацией передним фронтом, асинхронной установкой и выходом с тремя состояниями.
(Rising Tri-state Edge Flipflop With Asynchronous Preset )
D триггер с выходом с тремя состояниями представляет собой объединение триггера и выходного буферного элемента, реализующего выход с тремя состояниями.
Сигнал на выходе Q D-триггера соответствует сигналу на входе D в момент появления переднего фронта синхроимпульса С и появляется на выходе Q с задержкой tP1 нс. Сигнал на входе D должен появиться раньше, чем фронт синхроимпульса С на время, превышающее время предустановки tCU. Этот сигнал должен сохранять свое значение на входе D в течение времени, превышающем время удержания tH.
На разрешающий вход Е подается сигнал с высоким логическим уровнем. В результате на выходе Y появляется сигнал с задержкой tP2. . Если на вход Е подается низкий логический уровень, то на выходе Y состояние высокого импеданса.
Асинхронная приоритетная установка осуществляется подачей низкого логического уровня на вход S на время tS. При работе триггера на вход S подается высокий логический уровень
Временная диаграмма работы устройства для одного импульса последовательности С приведена на следующем рисунке
C
tCU tH t
D
tP1
Q, X
E
tP2
Y
tS
S
11. D триггер с синхронизацией передним фронтом и асинхронной установкой и сбросом.
(Rising Edge Flipflop With Asynchronous Reset and Preset)
Сигнал на выходе Q D-триггера соответствует сигналу на входе D в момент появления переднего фронта синхроимпульса С и появляется на выходе Q с задержкой tP1 нс. Сигнал НЕ Q появляется с задержкой tP1 нс. Сигнал на входе D должен появиться раньше, чем фронт синхроимпульса С на время, превышающее время предустановки tCU. Этот сигнал должен сохранять свое значение на входе D в течение времени, превышающем время удержания tH.
Асинхронная приоритетная установка осуществляется подачей низкого логического уровня на вход S на время tS. Асинхронный приоритетный сброс осуществляется подачей низкого логического уровня на вход R на время tR = tS. При работе триггера на входы R и S подается высокий логический уровень. Одновременная подача сигналов низкого уровня на входы R и S запрещена.
Временная диаграмма работы устройства для одного импульса последовательности С приведена на следующем рисунке
C
tCU tH t
D
tP1
Q
S
tR
R
12. D триггер с синхронизацией передним фронтом и асинхронной установкой.
(Rising Edge Flipflop With Asynchronous Preset)
Сигнал на выходе Q D-триггера соответствует сигналу на входе D в момент появления переднего фронта синхроимпульса С и появляется на выходе Q с задержкой tP1 нс. Сигнал НЕ Q появляется с задержкой tP1 нс. Сигнал на входе D должен появиться раньше, чем фронт синхроимпульса С на время, превышающее время предустановки tCU. Этот сигнал должен сохранять свое значение на входе D в течение времени, превышающем время удержания tH.
Асинхронная приоритетная установка осуществляется подачей низкого логического уровня на вход S на время tS. При работе триггера на вход S подается высокий логический уровень.
Временная диаграмма работы устройства для одного импульса последовательности С приведена на следующем рисунке
C
tCU tH t
D
tP1
Q
tS
S
13. D триггер с синхронизацией передним фронтом, асинхронным сбросом и выходом с тремя состояниями.
(Rising Tri-state Edge Flipflop With Asynchronous Reset )
D триггер с выходом с тремя состояниями представляет собой объединение триггера и выходного буферного элемента, реализующего выход с тремя состояниями.
Сигнал на выходе Q D-триггера соответствует сигналу на входе D в момент появления переднего фронта синхроимпульса С и появляется на выходе Q с задержкой tP1 нс. Сигнал на входе D должен появиться раньше, чем фронт синхроимпульса С на время, превышающее время предустановки tCU. Этот сигнал должен сохранять свое значение на входе D в течение времени, превышающем время удержания tH.
На разрешающий вход Е подается сигнал с высоким логическим уровнем. В результате на выходе Y появляется сигнал с задержкой tP2. Если на вход Е подается низкий логический уровень, то на выходе Y состояние высокого импеданса
Асинхронный приоритетный сброс осуществляется подачей низкого логического уровня на вход R на время tR. При работе триггера на вход R подается высокий логический уровень..
Временная диаграмма работы устройства для одного импульса последовательности С приведена на следующем рисунке
C
tCU tH t
D
tP1
Q, X
E
tP2
Y
tR
R
14. D триггер с синхронизацией передним фронтом и приоритетным синхронным сбросом.
(Rising Edge Flipflop with Synchronous Reset)
D триггер с синхронным сбросом представляет собой комбинацию синхронного D триггера TT и мультиплексора MS, на адресный вход которого подается сигнал сброса R. Синхронный сброс осуществляется подачей низкого логического уровня на вход R. По этому сигналу со входа '0' мультиплексора MS на вход D триггера TT подается низкий логический уровень. Поэтому при появлении фронта очередного синхроимпульса С на выходе Q триггера установится лог. '0'. При работе триггера на вход R подается высокий логический уровень. Поэтому на вход D триггера через мультиплексор подается сигнал D.
Сигнал на выходе Q D-триггера соответствует сигналу на входе D в момент появления переднего фронта синхроимпульса С и появляется на выходе Q с задержкой tP1 нс. Сигнал на входе D должен появиться раньше, чем фронт синхроимпульса С на время, превышающее время предустановки tCU. Этот сигнал должен сохранять свое значение на входе D в течение времени, превышающем время удержания tH.
На вход сброса R мультиплексора подается сигнал с низким логическим уровнем. В результате на выходе мультиплексора Y появляется сигнал с задержкой tP2. Если на вход R подается высокий логический уровень, то на выход Y мультиплексора передается сигнал с входа D с задержкой tP2.
. Временная диаграмма работы устройства для одного импульса последовательности С приведена на следующем рисунке
Сброс Работа
C
tP2 t
R
tCU tH tCU tH
D
tP1 tP1
Q
15. D триггер с синхронизацией передним фронтом и приоритетной синхронной установкой.
(Rising Edge Flipflop with Synchronous Preset)
D триггер с синхронной установкой представляет собой комбинацию синхронного D триггера TT и мультиплексора MS, на адресный вход которого подается сигнал установи S. Синхронный сброс осуществляется подачей низкого логического уровня на вход S. По этому сигналу со входа '1' мультиплексора MS на вход D триггера TT подается высокий логический уровень. Поэтому при появлении фронта очередного синхроимпульса С на выходе Q триггера установится лог. '1'. При работе триггера на вход S подается высокий логический уровень. Поэтому на вход D триггера через мультиплексор подается сигнал D.
Сигнал на выходе Q D-триггера соответствует сигналу на входе D в момент появления переднего фронта синхроимпульса С и появляется на выходе Q с задержкой tP1 нс. Сигнал на входе D должен появиться раньше, чем фронт синхроимпульса С на время, превышающее время предустановки tCU. Этот сигнал должен сохранять свое значение на входе D в течение времени, превышающем время удержания tH.
На вход установки S мультиплексора подается сигнал с низким логическим уровнем. В результате на выходе мультиплексора Y появляется сигнал с задержкой tP2. Если на вход S подается высокий логический уровень, то на выход Y мультиплексора передается сигнал с входа D с задержкой tP2.
. Временная диаграмма работы устройства для одного импульса последовательности С приведена на следующем рисунке
Сброс Работа
C
tP2 t
S
tCU tH tCU tH
D
tP1 tP1
Q
16. D триггер с синхронизацией передним фронтом, асинхронной установкой и входом разрешения.
(Rising Edge Flipflop With Asynchronous Preset and Enable Input)
Если сигнал на входе разрешения EN = '1', то сигнал на выходе Q D-триггера соответствует сигналу на входе D в момент появления переднего фронта синхроимпульса С и появляется на выходе Q с задержкой tP1 нс. Сигнал НЕ Q появляется с задержкой tP1 нс. Сигнал на входе D должен появиться раньше, чем фронт синхроимпульса С на время, превышающее время предустановки tCU. Этот сигнал должен сохранять свое значение на входе D в течение времени, превышающем время удержания tH.
Если сигнал EN = '0', то на выходах Q и Q триггера сохраняются предыдущие значения сигналов (режим хранения).
Асинхронная приоритетная установка осуществляется подачей низкого логического уровня на вход S на время tS. При работе триггера на вход S подается высокий логический уровень.
Часть временной диаграммы работы устройства для одного импульса последовательности С приведена на следующем рисунке
C
t
EN
tCU tH
D
tP1
Q
tS
S
17. D триггер защелка с синхронизацией высоким уровнем и асинхронной установкой.
(D Latch With Asynchronous Preset, Data and Enable Inputs)
Сигнал на выходе Q D-триггера соответствует сигналу на входе D в то время, пока разрешающий синхросигнал С = '1' и появляется на выходе Q с задержкой tP1 нс. Сигнал НЕ Q появляется с задержкой tP1 нс. Сигнал на входе D должен появиться раньше, чем передний фронт синхроимпульса С. Сигнал D не должен меняться в районе заднего фронта синхроимпульса С в течение времени, превышающем суммарное время предустановки tCU и время удержания tH.
Асинхронная приоритетная установка осуществляется подачей низкого логического уровня на вход S на время tS. При работе триггера на вход S подается высокий логический уровень.
Временная диаграмма работы устройства для одного импульса последовательности С приведена на следующем рисунке
D
tCU tH t
C
tP1
Q
tS
S
18. D триггер с синхронизацией задним фронтом, асинхронной установкой и входом разрешения.
(Falling Edge Flipflop With Asynchronous Preset and Enable Input)
Если сигнал на входе разрешения EN = '1', то сигнал на выходе Q D-триггера соответствует сигналу на входе D в момент появления заднего фронта синхроимпульса С и появляется на выходе Q с задержкой tP1 нс. Сигнал НЕ Q появляется с задержкой tP1 нс. Сигнал на входе D должен появиться раньше, чем фронт синхроимпульса С на время, превышающее время предустановки tCU. Этот сигнал должен сохранять свое значение на входе D в течение времени, превышающем время удержания tH.
Если сигнал EN = '0', то на выходах Q и Q триггера сохраняются предыдущие значения сигналов (режим хранения).
Асинхронная приоритетная установка осуществляется подачей низкого логического уровня на вход S на время tS. При работе триггера на вход S подается высокий логический уровень.
Часть временной диаграммы работы устройства для одного импульса последовательности С приведена на следующем рисунке
C
t
EN
tCU tH
D
tP1 tP1
Q
tS
S
19. D триггер защелка с синхронизацией низким уровнем и асинхронной установкой.
(D Latch With Asynchronous Preset and Data)
Сигнал на выходе Q D-триггера соответствует сигналу на входе D в то время, пока разрешающий синхросигнал С = '0' и появляется на выходе Q с задержкой tP1 нс. Сигнал НЕ Q появляется с задержкой tP1 нс. Сигнал на входе D должен появиться раньше, чем передний фронт синхроимпульса С. Сигнал D не должен меняться в районе заднего фронта синхроимпульса С в течение времени, превышающем суммарное время предустановки tCU и время удержания tH.
Асинхронная приоритетная установка осуществляется подачей низкого логического уровня на вход S на время tS. При работе триггера на вход S подается высокий логический уровень.
Временная диаграмма работы устройства для одного импульса последовательности С приведена на следующем рисунке
D
tCU tH t
C
tP1
Q
tS
S
20. D триггер защелка с синхронизацией высоким уровнем и асинхронным сбросом.
(D Latch With Asynchronous Reset and Data)
Сигнал на выходе Q D-триггера соответствует сигналу на входе D в то время, пока разрешающий синхросигнал С = '1' и появляется на выходе Q с задержкой tP1 нс. Сигнал НЕ Q появляется с задержкой tP1 нс. Сигнал на входе D должен появиться раньше, чем передний фронт синхроимпульса С. Сигнал D не должен меняться в районе заднего фронта синхроимпульса С в течение времени, превышающем суммарное время предустановки tCU и удержания tH.
Асинхронный приоритетный сброс осуществляется подачей низкого логического уровня на вход R на время tR. При работе триггера на вход R подается высокий логический уровень.
Временная диаграмма работы устройства для одного импульса последовательности С приведена на следующем рисунке
D
tCU tH t
C
tP1
Q
tR
R
21. D триггер с синхронизацией задним фронтом, асинхронным сбросом и входом разрешения.
(Falling Edge Flipflop With Asynchronous Reset and Enable Input)
Если сигнал на входе разрешения EN = '1', то сигнал на выходе Q D-триггера соответствует сигналу на входе D в момент появления заднего фронта синхроимпульса С и появляется на выходе Q с задержкой tP1 нс. Сигнал НЕ Q появляется с задержкой tP1 нс. Сигнал на входе D должен появиться раньше, чем фронт синхроимпульса С на время, превышающее время предустановки tCU. Этот сигнал должен сохранять свое значение на входе D в течение времени, превышающем время удержания tH.
Если сигнал EN = '0', то на выходах Q и Q триггера сохраняются предыдущие значения сигналов (режим хранения).
Асинхронный приоритетный сброс осуществляется подачей низкого логического уровня на вход R на время tR. При работе триггера на вход R подается высокий логический уровень.
Часть временной диаграммы работы устройства для одного импульса последовательности С приведена на следующем рисунке
C
t
EN
tCU tH
D
tP1
Q
tR
R
22. D триггер с синхронизацией передним фронтом, асинхронным сбросом и входом разрешения.
(Rising Edge Flipflop With Asynchronous Reset and Enable Input)
Если сигнал на входе разрешения EN = '1', то сигнал на выходе Q D-триггера соответствует сигналу на входе D в момент появления переднего фронта синхроимпульса С и появляется на выходе Q с задержкой tP1 нс. Сигнал НЕ Q появляется с задержкой tP1 нс. Сигнал на входе D должен появиться раньше, чем фронт синхроимпульса С на время, превышающее время предустановки tCU. Этот сигнал должен сохранять свое значение на входе D в течение времени, превышающем время удержания tH.
Если сигнал EN = '0', то на выходах Q и Q триггера сохраняются предыдущие значения сигналов (режим хранения).
Асинхронный приоритетный сброс осуществляется подачей низкого логического уровня на вход R на время tR. При работе триггера на вход R подается высокий логический уровень.
Часть временной диаграммы работы устройства для одного импульса последовательности С приведена на следующем рисунке
C
t
EN
tCU tH
D
tP1
Q
tR
R
23. D триггер защелка с синхронизацией высоким уровнем и разрешением входного сигнала0
(D Latch With Asynchronous Enable Inputs and Second Enable Inputs)
Сигнал на выходе Q D-триггера соответствует сигналу на входе D1 в то время, пока разрешающий синхросигнал С = '1' и появляется на выходе Q с задержкой tP1 нс. Сигнал НЕ Q появляется с задержкой tP1 нс. Сигнал на входе D1 должен появиться раньше, чем передний фронт синхроимпульса С. Сигнал D1 не должен меняться в районе заднего фронта синхроимпульса С в течение времени, превышающем суммарное время предустановки tCU и удержания tH.
Если дополнительный разрешающий сигнал EN = '1', то входной сигнал D передается на выход логического элемента И (на вход D1) с задержкой tP2. Если сигнал EN = '0', то сигнал D на D1 не передается.
Временная диаграмма работы устройства приведена на следующем рисунке
D
tP2
D1
tCU tH t
C
tP1
Q
EN
24. D триггер защелка с синхронизацией низким уровнем и разрешением входного сигнала.
(D Latch With Asynchronous Enable Inputs)
Сигнал на выходе Q D-триггера соответствует сигналу на входе D1 в то время, пока разрешающий синхросигнал С = '0' и появляется на выходе Q с задержкой tP1 нс. Сигнал НЕ Q появляется с задержкой tP1 нс. Сигнал на входе D1 должен появиться раньше, чем передний фронт синхроимпульса С. Сигнал D1 не должен меняться в районе заднего фронта синхроимпульса С в течение времени, превышающем суммарное время предустановки tCU и удержания tH.
Если дополнительный разрешающий сигнал EN = '1', то входной сигнал D передается на выход логического элемента И (на вход D1) с задержкой tP2. Если сигнал EN = '0', то сигнал D на D1 не передается.
Временная диаграмма работы устройства приведена на следующем рисунке
D
tP2
D1
tCU tH t
C
tP1
Q
EN
Задержки распространения для вариантов заданий
Обозна-чение. | Наименование | Гр А7- | Гр А8- | Гр А9- | Гр А10- |
tP1 | Задержка распространения от сигнала С до Q, нс. | 25 | 20 | 18 | 30 |
tCU | Время предустановки, нс. | 5 | 3 | 3 | 6 |
tH | Время выдержки, нс. | 6 | 4 | 4 | 8 |
tP2 | Задержка распространения сигнала вход – выход, нс. | 10 | 8 | 7 | 10 |
tR | Минимальное время сброса, нс. | 30 | 25 | 20 | 40 |
tS | Минимальное время установки, нс. | 30 | 25 | 20 | 40 |
Литература
1. Поляков VHDL и VERILOG в проектировании цифровой аппаратуры. М.: Изд-во "Солон-Пресс", 200с.
2. Поляков ЭВМ на языке VHDL. М.: Изд-во МЭИ, 1994. – 106 с.
3. Бибило языка VHDL. М.: Изд-во "Солон-Р", 2000.
–200 с.
4. ПЛИС фирмы "ALTERA". М.: Изд-во "Додеке XXI", 2002. –573 с.
5. Уэйкерли Дж. Ф. Проектирование цифровых устройств, том 1 и 2. М.: Изд-во "Постмаркет", 2002. –1087 с.
6. Перельройзен на VHDL. М.: "Солон-Пресс", 2004. – 443 с.
