8. Обоснование выбора элементной базы интерфейсной части:
При выборе элементной базы курсового проекта выбору подлежали только интерфейсные элементы, так как АЛУ, РГФ и РОН предусмотрены заданием.
Для компоновки операционного блока были выбраны интерфейсные элементы зарубежных производителей по нескольким причинам:
- так как ALU, RGF и MPL зарубежного производства и выполнены по высокоскоростным технологиям, то большая часть интерфейсных элементов отечественного призводства не удовлетворяет по своим временным характеристикам данному проекту, при их использовании будет увеличиваться время цикла микроЭВМ;
- при современном уровне развития компьютерных сетей можно достать всю необходимую документацию на зарубежные компоненты за короткие промежутки времени, тогда как документация на отечественные компоненты в большинстве случаев недостаточно полная или отсутствует в библиотеках.
- в связи с учебным характером работы не принимались во внимание такие характеристики интерфейсных элементов, как себестоимость и энергопотребление.
При выборе интерфейсных элементов принималась во внимание совместимость по электрическим характеристикам с заданными компонентами, а также по возможности использование как можно меньшего количества типономиналов для облегчения разработки микроЭВМ.
Так как в соответствие с ариантом задания разрядность операционного блока равна 32, то целесообразно при компановке операционного блока применение 16 разрядных регистров. Исходя из этого, а также учитывая все вышесказанное, при выполнении курсового проекта были использованы регистры фирмы IDT – IDT54/FCT16374ET (тех. документация прилагается).
Также в ОБ используются мультиплексоры SN74LS157A и элемент И-НЕ SN74ALS37A производства фирмы Texas Instruments. Данные элементы наиболее хорошо подходят для исользования в ОБ по архитектуре и быстродействию.
9. Расчет минимально допустимого времени цикла ОБ:
tCLK®Y (RGDin) + tD®Y (RGF) + tD®Y (ALU) + tпредустановки D (RGF) = 3,7 + 23 + 28 + 9 = 67,7 нс
tA®Y(&) + t#Wea/b®Ya/b(RGF) + tD®Y(ALU) + tпредустановки D(RGF) = 5 + 27 + 28 + 9 = 69 нс
Максимальное время умножения у MPL в синхронном режиме – 100 нс.
Примем максимально допустимое ТЦ = 100 нс.
10. Компоновка МУУ, обоснование выбора элементной базы:
Так как шина данных 32-х разрядная и разрядность команды также равна 32 битам, то в качестве регистра команд были выбраны два 16-ти разрядных регистра фирмы IDT – IDT54/FCT16374ET, точно такие же, как и при компоновке операционного блока для регистров входных и выходных данных и регистра адреса. RG команд тактируется синхроимпульсом, вход разрешения вывода управляется битом микрокоманды, т. е. есть возможность контролировать поступление входных данных для ПНА.
Учитывая такие требования к преобразователю начального адреса (ПНА), как:
- 9-разрядный вход (так как КОП команды 9 бит),
- 16-разрядный выход (так как SEQ имеет 16-ти разрядную шину входных данных),
в качестве ПНА были выбраны две отечественные микросхемы КР556РТ17 со временем выборки адреса 50 нс. Совместно с остальными элементами зарубежного производства это позволило сохранить длительность цикла устройства управления на должном уровне.
В качестве МПП была выбрана PROM фирмы CYPRESS – CY7C276 со временем выборки адреса 25 нс. Эта схема обладает высоким быстродействием. Выход данных (OE) управляется битом микрокоманды. В качестве регистра микрокоманд используется IDT54/FCT16374ET. Организация МПП – 16Кх84 бит.
Секвенсор микрокоманд задан в задании на прект – Am29C331 фирмы AMD. На входы тестирования внешних условий подаются флаги C, Z, N, V, L из опреационного блока и флаг «почти полон» (A-FULL) указателя стека соответственно на T0 – T4 и Т5. На входы инструкйии (I0 – I5) и на селекторные входы выбора для тестирования одного из внешних условий (S0 – S3) сигналы берутся из соответствующих битов микрокоманды. Вход разрешения вывода в Y – шину заземлен, так как на МПП работает только один SEQ. На вход RST# подается сигнал с блока начальной установки для сброса секвенсора, т. е. выполнения в начальный момент времени микрокоманды по нулевому адресу. Синхронизация работы секвенсора осуществляется путем подачи импульсов от блока синхронизации на вход СР.
Данные для МУУ поступают с шины данных через 32-х разрядный регистр команд. С выходов регистра команд 9 разрядов из 32-х поступают на преобразователь начального адреса, а 23 разряда поступают на операционный блок (12 из них задают адреса чтения/записи для регистрового файла, а 11 определяют ширину и правую границу битового поля для АЛУ).
С выходов ПНА 16-разрядный адрес поступает на входную шину секвенсора. Секвенсор, указанный в задании способен адресовать 64 К микропрограммной памяти, но исходя из варианта задания нам надо адресовать 16 К памяти, поэтому 2 старших разряда выходной шины остаются зарезервированными для возможного расширения. Одним из вариантов расширения может стать увеличение объема МПП до 32 К и ввода в микрокоманду бита, в зависимости от значения которого обращение будет происходить к старшей или младшей части МПП. Возможно также расширение МПП до значения максимально адресуемого SEQ, т. е. до 64 К.
С выхода секвенсора 14-разрядный адрес поступает на МПП, выбирая соответствующую микрокоманду для загрузки в RG микрокоманд, объединенный с МПП. Из регистра микрокоманд по синхроимпульсу микрокоманда подается к тем устройствам, которыми она должна управлять. Также существует возможность подачи адреса на дополнительную входную шину данных SEQ (A0 – A15) для организайии операций ветвлений, адресов перехода.
Структурная схема МУУ приведена на рис. 2.
11. Расчет минимально допустимого времени цикла МУУ:
tCLK®Y (RGK) + tвыборки адреса (ПНА) + tD®Y (SEQ) + tвыборки адреса (МПП) + tпредустановки данных (RG MK) = 3,7 +50 +18 +25 +3,7 = 100,4 нс.
tCP®C, Z,N, V,L (ALU) + tT®Y (SEQ) + tвыборки адреса (МПП) + tпредустановки данных (RG MK) = 44 + 18 + 25 + 3,7 = 90,7 нс.
За минимально допустимое примем ТЦ = 100,4 нс.
12. Блок синзронизации
Синхронизацию работы микроЭВМ можно осуществлять двумя различными путями:
- простейшее решение – тактировать все микрокоманды интервалом, равным максимальному времени цикла. Недостатком его является необходимость выполнения «коротких» микрокоманд с максимальной длительностью такта, что влечет непроизводительные затраты времени в каждом такте выполнения «коротких» микрокоманд;
- противоположное решение – установить для каждой микрокоманды такт, равный ее реальной длительности. При этом сильно усложняется схема синхронизации, а выигрыш в быстроте оказывается очень мал.
Одним из путей решения данной проблемы является мспользование переменной длительности такта. Необходимость использования переменной длительности такта возникает, когда это может дать выигрыш по времени в десятки процентов.
В данной работе исходя из сравнения времен цикла для отдельных ее частей можно сказать, что нет острой необходимости делать переменную длительность цикла и можно ограничиться одной синхропоследовательностью для всех микрокоманд, не получая больших временных потерь.
При создании блока синхронизации рассматривались несколько вариантов:
- создание блока синхронизации на основе счетчика К531ИЕ17П с подсоединенным к нему кварцевам резонатором. К сожалению, такой способ синхронизации не позволяет получить необходимой длительности такта;
- были рассмотрены также варианты создания блоков синхронизации на основе зарубежных тактовых генераторов фирмы CYPRESS: ICD2053B, CY2291, CY2081, CY2071A. Данные варианты реализации также не были приняты либо в связи с их сложностью (для реализации заданной синхропоследовательности в генератор ICD2053B необходимо загрузить управляющее слово из 22 разрядов), либо из-за недостаточного описания генераторов (в тех. документации на генератор CY2291 не указаны необходимые значения входов для задания нужной длительности такта и формирования длительности высоких и низких уровней).
В результате в качестве генератора для создания блока синхронизайии был взят генератор из серии 1804 – КМ1804ГГ1. Данный генератор достаточно легко формирует необходимую синхропоследовательность, и достаточно полно описан в литературе [3]. Не давая полного описания данного генератора, приведем описание конфигурации отдельных выходов, задающих режимы работы генератора.
Генератор позволяет формировать 8 различных опорных синхропоследовательностей (F3 – F10) на выходах С1 – С4. Для формирования синхросигнала в данном проекте был избран выход С1 и синхропоследовательность F4 (СО3=”0”, CO2=”0”, CO1=”1”), т. е. тактовый сигнал разделен на четыре микротакта и имеет нулевое значение на последнем микротакте и единичное на первых трех. Сигнал с выхода С1 объединен схемой И с сигналом RST# c блока
Начальной установки для того, чтобы не выдавать синхросигнал раньше времени предустановки. Генератор всегда работает в режиме «Работа», входы задающие режим «Ожидание» заземлены. На вход SR# подается сигнал с блока начаольной установки, запускающий генератор в начальный момент после включения питания.
Схемная обвязка генератора взята из литературы [4], управляющие входы подключены в соответсвии с небходимым режимом работы.
Cхема включения КМ1804ГГ1
Временная диаграмма тактового импульса
 |
13. Схема начальной установки.
Данная схема начальной установки рекомендована в работе [8].
Последовательно включенный со входом вентиля резистор необходим для того, чтобы избежать повреждение схемы при отключении схемы, так как в противном случае электролитический конденсатор будет пытаться запитаь систему через защитный диод входного вентиля. Символ гистерезиса на рисунке означает, что на входе инвентора установлен триггер Шмитта, собранный, например, на 74LS14(6 инверторов).
Схема начальной установки
14. Разработка функциональной и принципиальной схем памяти.
В структуре использубтся два типа памяти: ОЗУ и ПЗУ. ОЗУ представляет собой динамическую память с произвольной выборкой. В качестве ПЗУ используется EPROM память. Подбор микросхем осуществлялся по следующим критериям:
- Необходимая информационная организация;
- Динамические харатеристики;
- Совместимость электрического интерфейса;
- Экономичность;
По всем этим критериям были подобраны следующие приборы:
- DRAM – SIMM компании Samsung КММ5361203С2W/C2WG с максимальным временем доступа 50 нс и со внутренней организацией 1Мх36бит. Данная микросхема удовлетворяет нашему проекту по своим временным характеристикам и организации – 32 информационных разряда и 4 паритетных разряда, имеет ТТЛ совместимые входы и выходы, выполняет циклы регенерации ROR, CBR, Hidden Refresh;
- PROM – Am29F100 фирмы AMD с максимальным временем доступа 70 нс и внутренней организацией 64Кх16 бит.
Управляющие сигналы, необходимые для функционорования блоков памяти берутся из соответствующих разрядов микрокоманды. Для бесконфликтого использования шины данных для ОЗУ и ПЗУ предусмотрен выбор типа памяти старшим, 21- разрядом адреса. Тем самым адресное пространство ОЗУ и ПЗУ оказывается совмещенным, что позволяет использовать ЗУ большой емкости, но исключает возможность совместного их использования. В данном проекте это не важно, так как шина входных и выхожных данных совмещена и одновременное использование памати все равно не возможно.
ОЗУ: Конторль паритета для данных в динамической памяти организован следующим образом:
Так как в операционном блоке и устройстве управления контрль паритета для данных не приеняется, то шина данных в данном проекте согласно разрядности ЦП 32-разрядная. Следовательно, нужно организовывать вычисление паритетных битов непостредственно перед записью данных в память и занесение их туда, а затем при считывании снова сворачивать 32 информационных разряда и сравнивать их с теми контрольными разрядами, которые хранились в памяти. Данные свертки и сравнения делаются с помощью 5 генераторов паритетных битов (в каждом генераторе генерируется один паритетный бит на байт данных) фирмы Texas Instruments – SN54180. Четыра из них отвечают за свертку информацоинных разрядов, а один непосредственно за сравнение паритетных битов, хранящихся в памяти и информационных разрядов считываемых из нее. Схема организации контроля паритета приведена на принципиальной схеме.
Мультиплексор адреса, собранный на 3-х мультиплексорах фирмы Texas Instruments – SN54257 (время задержки – 8.8 нс), управляющих с конторллера сигналом SEL, выдает на свои выходы сначала адрес строки, а затем адрес столбца в соответствии с временными диаграммами модуля памяти. Для взаимодействия с шиной адреса используется буфер, собранный на трех микросхемах 1554АП6.
Для сопряжения с шиной данных установлен буфер на 4-х микросхемах фирмы Texas Instuments – SN54245 (российский аналог – 1554АП6), управление которым осуществляется с контроллера сигналами OE# и R/w# (подается на вход направления вывода данных – в зависимости от операций записи/чтения ввод/вывод данных происходит в ту или другую сторону).
Также в контроллере динамической памяти использовались:
- элементы И-НЕ фирмы Texas Instruments – SN74LS00;
- элементы НЕ фирмы Texas Instuments – SN74LS04;
Использование этих элементов в контроллере возможно, так как производитель указал в документации не только максимальное время задержки, но и типичное (время задержки в большинстве случаев), и в некоторых минимальное.
В качестве способа регенерации выбраны режимы, поддерживаемые модулем ОЗУ:
- Hidden Refresh (обращение к ОЗУ и регенерация выполняются в одном цикле обращения);
- ROR;
- CBR.
Принципиальная схема организации интерфейса ядро – DRAM приведена в приложениях.
ПЗУ: В соответсвии с заданием в качестве ПЗУ используется память емкостью 64 К, организацией 64Кх16.
Накопитель памяти построен на 2-х микросхемах Am29F100 фирмы AMD.
Временные параметры и другие характеристики микросхем приведены в приложениях в технической документации.
Для ПЗУ используется то же адресное пространство, что и для ОЗУ. Разделение осуществляется старшим битом адреса и битом MEM микрокоманды, который подается по шине управления.
Для сопряжения с шинами данных и с адреса используются буферы фирмы Texas Instruments – SN74LS245 (российский аналог 1554АП6). Для шины адреса – три буфера, работающих постоянно на ввод (те же самые, что и для ОЗУ). Для шины данных – четыре буфера. Буферы управляются сигналом OE# (принцип формирования показан на структурной схеме – рис.4).
Расчет минимальной длительности цикла обращения к памяти:
ПЗУ: Считаем время цикла чтения данных от поступления сигнала MEM до вывода данных в шину данных:
tSN7404 + tSN7400 + tBUF ADDR + tACCESS MAX + tBUF D = 10 + 10 + 12 + 70 + 12 = 114 нс.
ОЗУ: Считаем время цикла чтения/записи от поступления сигнала MEM до формирования сигнала CAS#, выдачи данных модулем ОЗУ и поступления их на шину данных:
tSN7404 + tSN7474 + tSN7474 + tSN7400 + tSN7404 +tSN7400 + tACCESS MAX + tBUF D = 10 + 20 + 20 +10 + 10 + 10 +50 + 12 = 142 нс.
Исходя из этого принимаем общее время цикла равное 144 нс состоящее из четырех тактов опорной частоты по 36 нс каждый.
15. Примеры выполнения команд.
В качестве примеров выполнения команд были выбраны 2 команды, достаточно полно демонстрирующие форматы команд
и процесс выполнения команд в данной микроЭВМ:
- команда типа регистр - память MOV AX, MEM;
- команда типа регистр - регистр ADD AX, BX.
Команда МOV AX, MEM:
1. Чтение ячейки памяти.
2. Дешифрация начального адреса микропрограммы.
3. Генерация адреса микрокоманды.
4. Обращение к МПП по сформированному адресу.
5. Выборка микрокоманды.
6. Загрузка в регистровый файл адреса памяти.
7. Вычисление адреса памяти.
8. Вывод данных в шину DA через регистр адреса, установка сигнала R/w# = Н в шину инструкций.
9. Генерация контроллером памяти соответствующих диаграмм, выбор адреса строки и столбца.
10. Вывод данных в магистральную шину DB.
11. Загрузка данных в регистровый файл.
Команда ADD AX, BX:
1. Дешифрация начального адреса микропрограммы.
2. Генерация адреса микрокоманды.
3. Обращение к МПП по сформированному адресу.
4. Выборка микрокоманды.
5. Разрешение выбора адреса регистра из команды.
6. Выполнение арифметической операции.
7. Вывод данных через регистр вывода данных в шину DB.
8. Разрешение записи в регистровый файл по прежнему адресу.
9. Запись результата операции в регистровый файл.
16. Выводы
В процессе выполнения курсового проекта разработчиком были выполнены практически все цели, поставленные в начале разработки. Была спроектирована микроЭВМ, отвечающая тем задачам, которые на нее накладывались при постановке задачи проектирования. Был накоплен достаточно большой практический опыт разработки и проектирования ЭВМ, были на практике примеены теоретические знания, полученные в результате изучения предмета Схемотехника и прослушивания курса лекций по данному предмету.
Также можно отметить то, что данный проект дал, по сути, первый опыт в разработке достаточно масштабных работ, который поможет при выполнении последующих проектов данной тематики и проектов по другим темам.
Также к результатом выполнения курсового проекта можно отнести достаточно обширные знания, о российских и зарубежных Internet-ресурсах, полученные в результате поиска необходимой информации. То есть при возможной дальнейшей разработке подобных проектов работа над проектами будет проходить гораздо быстрее за счет того, что всю необходимую элементную базу и некоторые схемотехнические решения можно будет найти за короткие сроки времени.
17. Литература
1. Соболев . Руководство к курсовой работе. НГТУ, 1997.
2. Мик Дж., Брик Дж. Проектирование микропроцессорных устройств с разрядно-модульной организацией: В 2кн. / Пер. с англ. М.: Мир, 1984. Кн. 2.
3. Комплект БИС К1804 в процессорах и контроллерах / , , и др.; Под ред. . М.: Радио и связь, 1990.
4. Микропроцессоры и микропроцессорные комплекты интегральных микросхем: Сп
равочник в 2 томах / , , и др.; Под ред. . М.: Радио и связь, 1988.
5. Лебедев микросхем памяти в электронных устройствах: Справочное пособие. М.: Радио и связь, 1994.
6. Микросхемы памяти, ЦАП и АЦП: Справочник / , А.-, Э.- и др. 2-е изд., стереотип. М.: КУБК-а, 1996.
7. Микропроцессорный комплект К1810: Структура, программирование, применение: Справочная книга / , , ; Под ред. . М.: Высшая школа, 1990.
8. Исскуство схемотехники : В 3-х томах :Т.2 – М:Мир,1993.
9. Internet сайты зарубежных производителей компонентов:
www. - IDT (Integrated Device Technology Inc.),
www. - Cyprecc Inc.,
www. - Texas Instruments Inc.,
www. - Motorola Inc.,
www. - AMD (Advanced Micro Devices).
