Постановка задачи

1.  Постановка задачи:

В ходе выполнения данного курсового проекта необходимо в различных пакетах выполнить предложенное задание, в данном случае это мультиплексор кр11. Изучить его структуру, понять функциональную электрическую схему

2.Условное графическое обозначение узла (УГО) моделируемого узла, назначение входов:

Таблица назначения выводов:

1	SED	Вход выбора данных
2	D0А	Вход данных
3	D0В	Вход данных
4	Q0	Выход данных
5	D1A	Вход данных
6	D1B	Вход данных
7	Q1	Выход данных
9	D2A	Вход данных
10	D2B	Вход данных
11	Q2	Выход данных
12	D3A	Вход данных
13	D3B	Вход данных
14	Q3	Выход данных
15	EZ	Вход разрешения состояния высокого импеданса

Электрическая функциональная схема

3.Логическая таблица режимов работы:

Вход	Выход
EZ	SED	DNА	DNВ	DN
H	X	X	X	Z
L	H	X	L	L
L	H	X	H	H
L	L	L	X	L
L	L	H	X	H

H – высокий уровень напряжения

L – низкий уровень напряжения

Х – неопределенное состояние ( H или L)

Z – состояние высокого импеданса

4. Таблица реальных задержек для всех режимов работы:

У моего мультиплексора КП 11 есть зарубежный аналог SN74ALS257, произведен данный аналог фирмой Texass Instruments Inc. Информация взята с технической документации на данный мультиплексор с сайта в Internete данной компании.

Временные задержки указаны в приложении1.

5. Описание работы моделируемого узла:

Микросхема КП11 состоит из четырех двухвходовых селекторов – мультиплексоров с тремя состояниями на выходе. Каждый из четырех мультиплексоров имеет по два входа данных. Для их выбора служит вход выбора данных SED. Если на входе SED подано напряжение низкого уровня, то выбираются входы DNА одновременно всех четырех мультиплексоров, а если на вход SED подано напряжение высокого уровня, то выбираются входы DNВ всех четырех мультиплексоров одновременно. Информация на вход микросхемы передается без инверсии. Если на вход разрешения состояния высокого импеданса EZ подано напряжение низкого уровня, то данные проходят на выход, а если на вход EZ подано напряжение высокого уровня, то выходы переводятся в третье состояние. Такой способ реализации ЛЭ может дать экономию при использовании микросхем.

Задание выполненное в Pcade:

Временные диограммы, без учета реальных задержек:

Поведенческая модель на языке PML с учетом реальных задержек:

KP11()

INPUT D0A, D0B, D1A, D1B, D2A, D2B, D3A, D3B, SED, EZ; // показаны входы MUX

OUTPUT Q0, Q1, Q2, Q3; // показаны выходы MUX

{

if (EZ) // Если на EZ подается 1, то выходы будут иметь следующие значения

{

Q0="X"(10,10,"Z","Z");

Q1="X"(10,10,"Z","Z");

Q2="X"(10,10,"Z","Z");

Q3="X"(10,10,"Z","Z");

}

else

{

if (SED) //Иначе если на Ez подается 0, тоесть он не работет. И если на SED подается 1, то выходы будут иметь следующие значения

{

Q0=D0A (17,17,"D","D");

Q1=D1A (17,17,"D","D");

Q2=D2A (17,17,"D","D");

Q3=D3A (17,17,"D","D");

}

else // Иначе же если выполняется условие, что на EZ и SED подаются 0, тоесть они не работают, то выходы будут следующие….

{

Q0=D0B (17,17,"D","D");

Q1=D1B (17,17,"D","D");

Q2=D2B (17,17,"D","D");

Q3=D3B (17,17,"D","D");

}

}

}

Функциональная схема для тестирования иерархического символа и узла, поддерживаемого PML моделью:

Командный файл для моделирования в PS-LOGS, с учетом реальных задержек:

Для наглядности использовали команду ruller, позволяющая оценить и сравнить реальную задержку, в данном случае она равна 17.

Задание выполненное в Pspice:

Внутренняя срруктура мультиплексора КР11, выполненная в пакете Pspice:

Временные диограммы отражающие работу мультиплексора, с реальными временными задержками:

Объяснение работы мультиплексора используя временные диограммы:

Выше были предложены диограммы, опираясь на них, можно сказать, что:

Итак, на мультиплексор подаются данные на входы D0A, D0B, D1A, D1B, D2A, D2B, D3A, D3B результат работы мы можем посмотреть на выходах Q0, Q1, Q2, Q3. Работа мультиплексора зависит от значения, подаваемого на вход выбора данных, обозначаемого как SED. При условии, если это значение равно 0, на выходы поступают значения с входов данных D0A D1A D2A D3A. Если же это значение равно 1, то на выходы поступает значение с входов данных D0B, D1B, D2B, D3B. Еще есть вход разрешения состояния высокого импенданса, обозначаемого EZ. При подаче на этот вход нуля мультиплексор работает в обычном режиме, при подаче же 1, на выходах получается высокоомное состояние (состояние высокого импенданса), что очень наглядно отображено на временных диограммах, и обозначенно желтым цветом. Так же мы можем заметить, что на выходах диограммы несколько сдвинуты, относительно подаваемых на входы, это говорит о наличии в данном мультиплексоре временных задержек. В данном случае, это реальные задержки, взятые с аналога SN74ALS257.

Так как в пакете Pspice функциональная схема реалезована на зарубежных аналогах, ниже приводятся справочные данные, по этим элементам.

*-------

7432 Quadruple 2-input Positive-Or Gates

The TTL Data Book, Vol 2, 1985, TI

tdn 06/26/89 Update interface and model names

.subckt 7432 A B Y

optional: DPWR=$G_DPWR DGND=$G_DGND

params: MNTYMXDLY=0 IO_LEVEL=0

U1 or(2) DPWR DGND

A B Y

D_32 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}

.ends

.model D_32 ugate (

tplhty=1ns tplhmx=1ns

tphlty=1ns tphlmx=1ns

)

*-------

7408 Quadruple 2-input Positive-And Gates

The TTL Data Book, Vol 2, 1985, TI

tdn 06/23/89 Update interface and model names

.subckt 7408 A B Y

optional: DPWR=$G_DPWR DGND=$G_DGND

params: MNTYMXDLY=0 IO_LEVEL=0

U1 and(2) DPWR DGND

A B Y

D_08 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}

.ends

.model D_08 ugate (

tplhty=1ns tplhmx=1ns

tphlty=1ns tphlmx=1ns

)

*-------

74125 Quadruple Bus Buffer with 3-state Outputs

The TTL Data Book, Vol 2, 1985, TI

tdn 07/05/89 Update interface and model names

.subckt 74125 A GBAR Y

optional: DPWR=$G_DPWR DGND=$G_DGND

params: MNTYMXDLY=0 IO_LEVEL=0

U1 buf3 DPWR DGND

A G Y

D_125 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}

U2 inv DPWR DGND

GBAR G

D0_GATE IO_STD IO_LEVEL={IO_LEVEL}

.ends

.model D_125 utgate (

tplhty=12ns tplhmx=12ns

tphlty=14ns tphlmx=14ns

tpzhty=20ns tpzhmx=20ns

tpzlty=22ns tpzlmx=22ns

tphzty=12ns tphzmx=12ns

tplzty=35ns tplzmx=35ns

)

*-------

Задание выполненное в VHDL.

В пакете создали поведенческую VHDL-модель узла, представленную ниже:

library IEEE;

use IEEE. std_logic_1164.all;

entity kp11 is // Информация написаная самостоятельно пакетом, при обозначении пользователем

port ( // лишь названия вводов и выводов

D0A: in STD_LOGIC;

D0B: in STD_LOGIC;

D1A: in STD_LOGIC;

D1B: in STD_LOGIC;

D2A: in STD_LOGIC;

D2B: in STD_LOGIC;

D3A: in STD_LOGIC;

D3B: in STD_LOGIC;

SED: in STD_LOGIC;

EZ: in STD_LOGIC;

Q: out STD_LOGIC_VECTOR (0 to 3) // Выходы в данном случае для наглядности обозначены в общую шину Q

);

end kp11;

architecture kp11 of kp11 is // стандартный текс программы написаной пользователем

begin //начало процесса

process(D0A, D0B, D1A, D1B, D2A, D2B, D3A, D3B, SED, EZ) // обозначим входы

begin

if SED='1' and EZ='0' then Q<=(D0A, D1A, D2A, D3A); end if; // задается значение SED=1

if SED='0' and EZ='0' then Q<=(D0B, D1B, D2B, D3B); end if;//задается значение SED=0

if EZ='1' then Q<="ZZZZ"; end if; // Обозначается условие, если есть значение 1 на EZ, то значение на выходе имеет третье состояние (Z)

end process; // конец процесса

end kp11;

Временные диограммы, полученные в пакете VHDL.

Выводы.

В результате выполнения данного курсового проекта, я ознакомилась с такими пакетами как Pcad, Pspice и VHDL. Все это пакеты для моделирования, тоесть с их помощью можно добиться, наглядного изображения работы модели.

Итак,

Pcad:

Пакет создан в конце 1988 года, и позволяет проектировать печатные платы, содержащие до 1300 компонентов, 2500 цепей, 100 логических слоев и 32000 выводов. Кроме этого предусмотренна автоматическая перестановка логически эквивалентных выводов, вентилей и компонентов; поворот компонентов на любой угол; задание размеров контактных площадок и толщин проводников с точностью до 1 мкм; задание шага координатной сетки. Для повышения качества размещения и улучшения трассируемости печатной платы разработчик может воспользоваться гистограммами и «силовыми векторами», которые строятся автоматически.

Pspice (DesignLab):

Пакет DesignLab компании MicroSim - первая интегрированная САПР электронных устройств для ПК, обеспечивающая проектирование от начала до конца" (Start-to-Finish) В конце прошлого года компания MicroSim, широко известная благодаря пакетам PSpice и Design Centre, объявила о выходе новой интегрированной САПР DesignLab для Windows 95 и Windows NT. DesignLab включает следующие пакеты программ: MicroSim Schematics - графический схемный редактор, MicroSim PSpiceо A/D -программа смешанного моделирования и некоторые другие. Программный продукт позволяет очень быстро и качественно нарисовать, промоделировать любую схему, обладает очень удобным интерфейсом и богатой библиотекой.

VHDL:

Программный продукт, достаточно новый, представляет из себя оболочку, в которой на языке VHDL нужно описать обробатываемую схему, обладает диалговым свойством, позволяющем не делать пользователю много обязательной, но рутинной работы. Обладает очень удобным интерфейсом.

При сравнении этих программных продуктов, нельзя не заметить, что безусловно, с течением времени каждый пакет улучшаетя, тоесть в данном случае PCAD можно назвать «родителем» последующих продуктов, в которых были учтены все плюсы и минусы первоначального пакета. Существенный плюс, на мой взгляд, в Pcpise и VHDL, является удобный пользовательский интерфейс. То что эти продукты ориентированы под Windows, улучшает работу с ними, они достаточно наглядны, и разобраться с нуля в них гораздо проще и удобней, нежели в Pcade. Хотя нужно так же отметить, что Pcad достаточно профессионально сделан, и если изучить его достаточно серьезно, то работа в нем может доставлять удовольствие. Отмечу так же различные цветовые решения в Pcade они облегчают пользователю работу в нем. Сразу указывая на возможные ошибки. Конкретно, я не могу сказать, какой пакет мне понравился больше, что-то есть в одном, что-то в другом, но все таки, когда долгожданный результат получен, то начинает нравится и этот пакет. Хочется также отметить, что Pspice сокращает огромное количество времени, при выполнении задания, в отличии от Pcadа, а VHDL больше подходит людям с абстрактным мышлениям, умеющим писать программы на языке программироования, в отличии от остальных пакетов, в которых главным условием работы является профессиональные знания.

Список использованной литературы:

1.  «Его величество Pcad», Новосибирск, 1994

2.  “Моделирование”, Новосибирск, 1998

3.  “Проектирование печатных плат в САПР Pcad 4.5”, Обнинск, 1992

4.  “Моделирование”, Новосибирск, 1998

5.  «популярные цифровые микросхемы», Москва, 1992

6.  «Интегральные микросхемы серии КР 1554. Справочник», Москва,1994

7.  Internet

Оглавление

1.  Постановка задачи……………………………………………………………2

2.  Условное графическое обозначение ( УГО ) моделируемого узла, назначение выводов………………………………………………………………………..3

3.  Логическая таблица режимов работы…………………………….…………5

4.  Таблица реальных задержек (номинальных или максимальных) для всех режимов работы со ссылкой на источник информации……… .…………..5

5.  Описание работы моделируемого узла……………………………………...5

6.  Задание выполненное в пакете Pcad…………………………………………

7.  Задание выполненное в пакете Pspice………………………………………

8.  Задание выполненное в пакете VHDL……………………………………….

9.  Выводы, содержащие краткую характеристику и сравнительный анализ использованных пакетов моделирования. Личные впечатления………….

10.  Список использованной литературы…………………………………………

11.  Оглавление……………………………………………………………………