5.2.1. Типы динамической памяти (FРМ, ЕDО, ВЕDО, SDRAM)

Временная диаграмма, приведенная на рис. 5.4, может быть модифицирована для случая последовательного обращения к ячейкам, принадлежащим к одной строке матрицы. В этом случае адрес строки выставляется на шине только один раз и сигнал RAS# удерживается на низком уровне на время всех последующий циклов обращений, которые могут быть как циклами записи, так и чтения. Такой режим обращения называется режимом быстрого страничного обмена FРМ (Fast Page Mode), иногда просто Page Mode, его временная диаграммa приведена на рис. 5.8. Понятие «страница» на самом деле относится к строке (row), а состояние с низким уровнем сигнала RAS# называется «открытой страницей». Преимущество данного режима заключается в экономии времени за счет исключения фазы выдачи адреса строки из циклов, следующих за первым, что позволяет повысить производительность памяти. Для памяти с временем доступа 60 нс время цикута обмена внутри страницы может быть сокращено до 35 нс. Способность работать в режиме FPM является «заслугой» не микросхем или модулей памяти (в этом режиме способны работать и самые «древние» микросхемы, и микросхемы ЕDО, о которых речь пойдет ниже), а контроллера динамической памяти (то есть чипсета). Однако по сложившейся терминологии обозначение FРМ относят к «стандартным» микросхемам и модулям динамической памяти, которые не являются ЕDО, ВЕDО или SDRAM. Иногда их все-таки более точно называют стандартными (Std). Преимуществами FРМ позволяет воспользоваться конвейерная адресация, применяемая в процессорах, начиная с 80286.

НЕ нашли? Не то? Что вы ищете?

Обратим внимание на то, что информация на выходе микросхем стандартной DRAM появляется с некоторой задержкой относительно спада импульса CAS# и держится только во время его низкого уровня. После подъема САS# выходной буфер микросхемы переводится в третье (высокоимпедансное) состояние. Стандартная память со временем доступа 60-70 нс в режиме быстрого страничного обмена при частоте системной шины 66 МГц может обеспечить лучший пакетный цикл чтения 5-3-3-3.

Следующей модификацией памяти, направленной на повышение производительности при том же быстродействии запоминающих элементов, явилась память ЕDО (Ехtended или Enhanced Data Out) DRАМ. Эта память содержит регистр-защелку (data latch) выходных данных, что обеспечивает некоторую конвейеризацию работы для повышения производительности при чтении. Регистр «прозрачен» при низком уровне сигнала САS#, а по его подъему фиксирует текущее значение выходных данных до следующего его спада. Перевести выходные буферы в высокоимпедансное состояние можно либо подъемом сигнала ОЕ# (Output Enable), либо одновременным подъемом сигналов САS# и RAS#, либо импульсом WЕ#, который при высоком уровне САS# не вызывает записи (в РС Управление по входу ОЕ# практически не используют).

Временная диаграмма работы с ЕDО-памятью в режиме страничного обмена приведена на рис. 5.9, этот режим иногда называют гиперстраничным режимом обмена НРМ (Нурег Раge mode). Его отличие от стандартного заключается в подъеме импульса САS# до появления действительных данных на выходе микросхемы. Считывание выходных данных может производиться внешними схемами вплоть до спада следующего импульса САS#, что позволяет экономить время за счет сокращения длительности импульса САS#. Время цикла внутри страницы для памяти со временем доступа 60 нс уменьшается с 35 нс (28,5 МГц) у стандартной DRAM до 25 нс (40 МГц) у ЕDО, повышая производительность в страничном режиме на 40%. ЕDО-память со временем доступа 60-70 нс в режиме гиперстраничного обмена при частоте системной шины 66 МГц может обеспечить лучший пакетный цикл чтения 5-2-2-2. Благодаря простоте данного усовершенствования при одном и том же времени доступа запоминающих элементов цена ЕDО-памяти почти не отличается от цены стандартной памяти. Однако ее применение дает эффект, соизмеримый с эффектом от установки стандартного асинхронного внешнего кэша. Более того, установка такого кэша в систему с ЕDО-памятью практически не дает повышения производительности. В результате распространилось мнение, что в ЕDО-памяти содержится внутренний кэш, однако для простого регистра-защелки название «кэш» звучит слишком торжественно.

Рис. 5.9. Страничный режим считывания EDO DRAM (НРМ)

Микросхемы ЕВО DRАМ применяются в современных SIMM-72 и DIMM-модулях, эти модули конструктивно и по назначению выводов совместимы со стандартными (FРМ). Все ЕDО-модули не имеют бит паритета (однобитные микросхемы ЕDО не выпускаются). Контрольные разряды 36-битных ЕDО-модулей могут использоваться только в ЕСС-памяти, в которой доступ осуществляется всегда сразу ко всем байтам.

Установка EDO DRAM вместо стандартной в неприспособленные для этого системы может вызвать конфликты выходных буферов устройств, разделяющих с памятью общую шину данных. Скорее всего этот конфликт возникнет с соседним банком памяти при использовании чередования (Ваnk Interleaving). Для отключения выходных буферов ЕDО-памяти внутри страничного цикла обычно используют сигнал WЕ#, не вызывающий записи во время неактивной фазы САS# (рис. 5.10, кривая a). По окончании цикла буферы отключаются лишь по снятию сигнала RАS# (рис. 5.10, кривая 6).

Из принципиального различия в работе выходных буферов следует, что в одном банке не стоит смешивать модули ЕDО и стандартные. ЕDО-модуль поддерживаются не всеми чипсетами и системными платами (в большей мере это относится к системным платам для процессоров 486). Кроме того, не все системные платы, поддерживающие ЕDО-память, используют потенциальный выигрыш в производительности от ее «малой конвейеризации» (это замечание больше относится к дешевым системным платам). Задержка отключения выходных буферов затрудняет применение чередования банков, из-за чего некоторые системные платы не поддерживают Ваnk Interleaving для ЕDО-памяти.

Многие современные чипсеты совместно с BIOS автоматически определяют тип установленных модулей и даже допускают смесь ЕDО и стандартных модулей в разных банках. Для определения типа чипсет организует специальный цикл обращения, в котором «прощупывает» все банки и заполняет таблицу, после чего переводится в режим нормального обращения (с таким специальным циклом возможна и обычная работа с памятью, но ее производительность будет на удивление низкой). В нормальном режиме обращения в зависимости от адреса, определяющего номер банка, по значению соответствующего ему полю таблицы будет организован требуемый цикл.

Микросхемы ЕDО применяются как в основной памяти, так и в видеопамяти современных графических адаптеров.

Результатом дальнейшего развития конвейерной архитектуры модулей памяти явилась ВЕDО (Вurst ЕDО) DRAM. В микросхемах данного типа кроме регистра-защелки выходных данных, стробируемого теперь по фронту импульса CAS#, содержится еще и внутренний счетчик адреса колонок для пакетного числа. Это позволяет выставлять адрес колонки только в начале пакетного цикла (рис. 5.11), а во 2-й, 3-й и 4-й передачах импульсы САS# только запрашивают очередные данные. В результате удлинения конвейера выходные данные как бы отстают на один такт САS#, зато следующие данные появляются без тактов ожидания процессора, чем обеспечивается лучший цикл чтения 5-1-1-1 для ВЕDО-памяти со временем доступа 60 нс при частоте шины до 66 МГц. Задержка появления первых данных пакетного цикла окупается повышенной частотой приема последующих. ВЕDО-память применяется в модулях SIMM-72 и DIMM, но поддерживается далеко не всеми чипсетами.

Рис. 5.11. Страничный режим считывания ВЕDО DRAM

Наиболее перспективна SDRAM (Synchronous DRАМ) — быстродействующая синхронная динамическая память, работающая на частоте системной шины без тактов ожидания внутри пакетного цикла, и обеспечивающая цикл чтения 5-1-1-1 на частотах до 100 МГц. От обычной (асинхронной) динамической памяти, у которой все внутренние процессы инициируются только сигналами RAS#, CAS# и WE#, память SDRAM отличается использованием постоянно присутствующего сигнала тактовой частоты системной шины. Это позволяет создавать внутри микросхемы высокопроизводительный конвейер на основе ячеек динамической памяти со вполне обычным временем доступа (50-70 нс). Синхронный интерфейс обеспечивает трехкратный выигрыш в производительности по сравнению с традиционными микросхемами DRAM, имеющими запоминающие ячейки с тем же быстродействием. Микросхемы SDRAM являются устройствами с программируемыми параметрами, со своим набором команд и внутренней организацией чередования банков. Кроме команд записи и чтения с программируемыми параметрами пакетного цикла имеются команды автоматической регенерации и перевода в режим хранения данных с пониженным энергопотреблением. Длина пакетного цикла чтения и записи (burst length) может программироваться (1,2,4,8 или 256 элементов), цикл может быть прерван специальной командой (без потери данных). Задержка данных (количество тактов) относительно команды чтения (геаd latency) программируется для оптимального согласования быстродействия памяти с частотой системной шины. Конвейерная адресация позволяет инициировать очередной цикл обращения до завершения предыдущего. Автоматическая регенерация (цикл СВR) выполняется по командам «Аuto Refresh» (RЕFR), для сохранения информации требуется выполнение команд REFR с периодом 15,6 мкс (стандартная регенерация, 4096 команд за 64 мс). Существуют и модификации с пониженной частотой регенерации (extended refresh). По команде «Self Refresh» (SLFR) память переходит в режим саморегенерации, для которой не требуется никаких внешних обращений. В этом режиме операции чтения и записи запрещены. Возможен также и перевод в режим хранения с пониженным потреблением, при котором отключается питание внешних буферов. На рис. 5.12 приведены временные диаграммы пакетных циклов записи и чтения синхронной памяти. Все входные сигналы считаются действительными во время положительного перепада тактового сигнала СLК. Текущая команда определяется комбинацией сигналов на управляющих входах RAS#, САS#, WЕ#, А11 и А10 при низком уровне СS#. Набор команд включает следующие:

-MRS (Mode Register Set) — программирование параметров.

-АСТV х (Ваnk activate/row-address entry) — активация банка и ввод адреса строки, х - внутренний банк: Т (Тор) - «верхний», В (Воtton) - «нижний».

-WRТ х (Со1umn-address entry/write operation) — команда записи и ввод адреса столбца.

-READ х (Со1umn-address entry/read operation) - команда чтения и ввод адреса столбца.

-DЕАСх (Bank deactivate) — деактивация банка, предзаряд (ргесharge) RAS.

-REFR (Аuto refresh), NООР (Nо Operation), SТОР и DESL (Deselect) - вспомогательные команды.

-SLFR (Self refresh), РDЕ (Роwer-down entry), НOLD - команды саморегенерации и энергосбережения, вводящиеся с помощью сигнала СКЕ.

-МАSК, ЕNВL - команды разрешения операций с байтами для каждого такта пакетного цикла, вводимые сигналами DQМх.

Обратим внимание, что внутренний счетчик адреса работает по модулю, равному запрограммированной длине пакетного цикла (например, при burst length = 4 он не позволяет перейти границу обычного четырехэлементного пакетного цикла). Кроме того, порядок счета адресов внутри пакетного цикла соответствует специфическому порядку (interleaved), принятому в процессорах i486 и старше. Микросхемы синхронной памяти обычно имеют сигнал, выбирающий режим счета: чередование (для процессоров Intel) или последовательный счет (для Роwег РС).

По причине существенного отличия интерфейса микросхемы SDRAM не могут быть установлены в модули SIMM, они применяются в DIMM или устанавливаются прямо на системную (или графическую) плату.