Министерство общего и профессионального образования Российской Федерации
Новосибирский Государственный Технический Университет
Кафедра ВТ
Расчетно-графическая работа
по “Схемотехнике”
Разработка прототипа процессора микроЭВМ
ФУНКЦИОНАЛЬНЫЙ УРОВЕНЬ ПРОЕКТИРОВАНИЯ
Факультет : АВТ
Группа : А-715
Студент :
Преподаватель :
1999 год.
Содержание страница
1. Цель разработки 3
2. Исходные данные 3
3. Форматы команд и данных 4
4. Компоновка структуры ОБ 6
4.1 Особенности структуры ОБ 6
4.2 Описание работы ОБ 8
5. Формат микрокоманды 9
6. Расчет минимальной длительности цикла ОБ 10
7. Разработка МУУ 11
7.1 Особенности построения МУУ 11
7.2 Описание работы МУУ 12
7.3 Оценка времени цикла МУУ 12
8. Блок синхронизации 13
9. Начальная установка 14
10. Обоснование выбора элементной базы 14
11. Выводы 14
12. Литература 15
13. Приложения к работе 15
1. Цель разработки
Целью данной работы является разработка прототипа процессора микроЭВМ[1] При разработке данного проекта за основную цель было выбрано достижение максимальной производительности на основе заданной элементной базы, а также, с учетом специфических возможностей элементов, дополнительной целью явилось повышение надежности обработки данных (контроль паритета).
2. Исходные данные
Данные определяют требования к составу, разрядности и элементной базе процессора.
Состав, элементная база и разрядность операционного блока
Процессорный модуль : Am29C332-2
Разрядность ПМ : 32 бит
Регистровый файл : Am29C334
Параллельный умножитель : Am29C323
Требования к микропрограммному устройству управления
Секвенсер МК : Am29C331
Разрядность секвенсера : 16 бит
Ёмкость МПП : 16 Кслов
3. Форматы команд и данных
Команда состоит из одного или двух 32-разрядных слов и должна размещаться в основной памяти с соблюдением требования целочисленных границ слов.
Условные обозначения:
КОП[I0-I8]-состоит из: [I0-I6] - код операции. Задаёт код выполняемой операции. 7 бит кодируют 128 различных операций. Биты [I7-I8] кодируют выбор источников P и W либо задают байтовую ширину операндов
RG1[6]- регистр источник/приемник
RG2[6]- регистр источник
P[6] - направление и величина сдвига для сдвиговых операций, или позиция для операндов представляющих собой битовые поля переменной ширины
W[5] - ширина байтового поля для операндов представляющих собой битовые поля переменной ширины
3.1 Команда типа регистр – регистр
|
|
|
|
|
1
Оба операнда находятся во внутренних регистрах регистрового файла, адреса которых определены двумя 6-разрядными полями микрокоманды. Это позволяет адресовать все 64 регистра регистрового файла Am29334. Поле КОП задает код операции, которая будет выполняться АЛУ над операндами.
3.2 Команда типа ОЗУ – регистр
3.2.1 Адрес памяти находится во втором слове команды.
 |
Первое слово команды
1
|
Второе слово команды
0 31
Микрокоманда обеспечивает считывание второго слова макрокоманды из основной памяти и его загрузку в RG1.
RG1 – регистр приемник;
RG2 - регистр источник;
КОП - код операции.
Результат операции заносится в RG1.
3.2.2 Адрес памяти находится в регистре общего назначения.
 |
1
RG1 - регистр источник/приемник;
Х - адрес второго операнда в ОЗУ, находящийся в одном из регистров общего назначения;
КОП - код операции.
Результат данной операции заносится в RG1.
3.3 Команда типа регистр – ОЗУ
 |
1
RG2 - регистр источник второго операнда;
Х - адрес первого операнда в ОЗУ, находящийся в одном из регистров общего назначения;
КОП - код операции.
Результат данной операции заносится в ОЗУ по адресу Х.
3.4 Команда типа регистр (приемник)–регистр (источник)–непосредственные данные
|
Первое слово команды
1
|
Второе слово команды
0 31
Команда обеспечивает загрузку непосредственных данных из второго слова в RG1.
RG2 - регистр источник второго операнда;
КОП - код операции.
Результат операции заносится в RG1.
Формат данных:
Система команд включает операции над следующими типами данных: 1-, 2-, 3- и 4-байтовые форматы данных и битовые поля переменной длины.
4. Компоновка структуры ОБ
Исходя из индивидуальных данных, определяющих требования к составу, разрядности и элементной базе, в состав ОБ входят:
Процессорный модуль : Am29C332-2
Регистровый файл : Am29C334
Параллельный умножитель : Am29C323
Буферные регистры : QS74FCT16823T
4.1 Особенности структуры ОБ (схема 1)
Процессорный модуль Am29C332-2 представляет собой нерасширяемый 32-разрядный центральный процессорный модуль. Имеет развитые встроенные средства контроля ошибок[1]. Особенности использования[3]:
q Так как в состав ОБ входит один процессорный модуль, работающий в режиме Master, то вход SLAVE заземлен;
q Так как АЛУ и умножитель работают параллельно друг с другом и выдают результаты на общую шину, то управление разрешением вывода АЛУ (OEY) производится из микрокоманды. Этот же бит микрокоманды используется для разрешения загрузки статусного регистра (HOLD) для того, чтобы при работе умножителя сохранялись флаги состояния АЛУ, так как они могут пригодиться для последующих команд.
q Входы задающие операции выполняемые АЛУ (I, P,W, MCin, MLINK, M/m) управляются из МК;
q Селекторный вход RS активизирован для того, чтобы флаги признаков состояния выбирались из статусного регистра АЛУ;
Регистровый файл Am29C334 представляет собой 4-портовую регистровую память с двусторонним доступом с организацией 64х18 бит. Поддерживает контроль и генерацию паритета в АЛУ Am29C332.[1]
Особенности использования[3]:
q Для обеспечения 32-разрядных регистров используются два параллельно включенных устройства, в каждом из которых 16 бит отводится под данные и 2 бита являются битами паритета;
q Адреса чтения и записи в регистровый файл объединены и берутся из одного поля МК или машинной команды, а управление чтением/записью осуществляется стробированными сигналами из микрокоманды;
q Так как минимальным элементом памяти адресуемой процессором является слово, входы разрешения записи первого и второго байта объединены с входом разрешения записи и управляются из МК со стробированием;
q Запись по шине Da из шины данных возможна только на высоком уровне синхросигнала, тем самым обеспечивается передача операнда из шины данных на выходы регистрового файла в начале цикла (прозрачный режим). Запись по шине Db из Y-шины возможна на низком уровне синхросигнала;
q Вывод по шине Db разрешен всегда (вход OEb заземлен);
q Вывод по шине Da управляется битом МК так как шина Da объединена с буфером константы из МУУ (разрешение выводом этого буфера управляется тем же битом);
q Из 18 разрядов входных и выходных шин 16 используются для данных, а 2 – для контроля паритета;
Параллельный умножитель Am29C323 имеет два 32-разрядных входных и один 32-разрядный выходной порты данных. Выполняет беззнаковое умножение целых и дробных чисел одно-, двух - и многократной точности. Имеет встроенные средства контроля/генерации паритета[1].
Особенности использования[3]:
q Так как в состав операционного блока входит только одно устройство работающее в режиме Master, то вход SLAVE заземлен;
q Так как АЛУ и умножитель производят вывод на общую шину, то вход OE умножителя управляется из микрокоманды;
q умножитель работает в синхронном режиме (входы FTX/FTY/FTI=L). Операция умножения выполняется в четыре цикла. В 1-ом цикле происходит загрузка входных регистров операндами и загрузка регистра инструкций (входы разрешения загрузки соответствующих регистров ENXA, ENYA, ENI и входы задания инструкций TCX, TCY, RND управляются из МК). Во 2-ом цикле происходит умножение содержимого входных регистров в соответствии с инструкциями регистра инструкций. В 3-ем цикле происходит считывание первой половины произведения, а в 4-ом второй (управление из МК входами ENP, PSEL0, PSEL1, FA и OE);
q в данной структуре ОБ умножитель выполняет умножение только одно - и двукратной точности, так как входы ACCO, ACC1,ENT пассивизированы;
Буферные регистры QS74FCT16823T являются 18-разрядными регистрами с тристабильной выходной шиной данных. Управление состоянием выходной шины регистров осуществляется из МК со стробированием.18-разрядность позволяет использовать два бита для контроля паритета[3].
Особенности использования[3]:
q Регистр входных данных с началом каждого цикла обновляет свое содержимое данными с шины данных (CLKEN# =L) [приложение 1];
q Не используется асинхронная очистка регистра и, следовательно, на инверсный вход CLR необходимо подать сигнал высокого уровня.
q Регистр выходных данных с началом следующего цикла сохраняет результат, взятый с Y-шины. Вывод содержимого регистра на шину данных управляется из МК, чем обеспечивается возможность использования шины данных другими устройствами;
q Загрузка регистра адреса памяти данными с Y-шины управляется из МК со стробированием. Разрешением вывода содержимого регистра на шину адреса управляет бит МК, чем обеспечивается возможность использования шины адреса другими устройствами;
4.2 Описание работы ОБ
С началом нового цикла в регистр входных данных помещаются данные с шины DB и поступают на входную шину Da регистрового файла. Эти данные могут быть записаны в регистровый файл в начале (на H-уровне синхросигнала) цикла, если в МК выставлен бит записи в Регистровый Файл по шине Da, а могут быть игнорированы, если данный бит МК выставлен на чтение. Запись и чтение в регистровый файл производится по 6-ти разрядному адресу, который берется, либо из соответствующего поля регистра команд, либо из МК. Если по шине Da будет происходить запись, то данные также поступят в выходную шину Da (прозрачный режим). По шине Db регистрового файла в начале цикла всегда происходит чтение по адресу, который также может браться из МК или регистра команд. Выходная шина Da регистрового файла управляется из МК, чтобы можно было ее использовать для передачи константы из Рг. МК. Вывод по шине Db регистрового файла всегда разрешен.
Далее данные, прочитанные из регистрового файла по шинам Da и Db или константа из МК и данные из шины Db, поступают на входы АЛУ и параллельно включенного умножителя. В зависимости от поступивших инструкций на входы управления АЛУ и умножителя, над этими данными будет произведена некоторая операция, результат которой будет выдан на Y-шину. Результат с Y-шины в конце текущего цикла можно поместить в регистр адреса памяти и выдать его на адресную шину в начале следующего цикла, в регистр выходных данных и выдать его на шину данных в начале следующего цикла и поместить в регистровый файл по шине Db.
5. Формат микрокоманды
Таблица №1. Формат микрокоманды.
Г | № бита | Наименование поля | Назначение поля |
Поля управления АЛУ | 0-6 | I6..0 | Биты инструкций, определяющие операцию выполняемую ОБ |
7, 8 | I7, I8 | Биты задания байтовой ширины операндов в инструкциях для операндов с выровненными байтовыми границами. Для операндов представляющих собой битовые поля переменной длины, I7, I8 выбирают источник задания ширины W и его позиции Р в разрядной сетке. Если I7 = 0 то ширина W выбирается из разрядов 16–19 микрокоманды, иначе из соответствующих разрядов статусного регистра. Аналогично, при I8 = 0 позиция Р выбирается из разрядов 9 – 14 микрокоманды, иначе из статусного регистра. | |
9-14 | Р0..5 | Биты задания позиции. Используются для задания правой границы обрабатываемого битового поля в 32-х разрядной сетке. Для операций сдвига определяют параметр сдвига, т. е. количество разрядов, на которое должно быть сдвинуто слово при сдвиге влево (Р5 = 0) или вправо (Р5 = 1). | |
15-19 | W0..4 | Биты задания ширины W битового поля. | |
20 | MCin | Бит внешнего переноса (Macro Status Carry). | |
21 | MLINK | Внешний бит связи (Macro Status Link). | |
22 | M/m | Если M/m = 1,то MCin и MLINK берутся из микрокоманды, иначе из статусного регистра. | |
23 | SELPW | Бит управления выбором источника сигналов P и W для соответствующих входов АЛУ. SELPW=L из Рг. МК, SELPW=H из Рг. К. | |
24 | АЛУ/ MPL | Бит выбора результата выводимого на Y-шину. L-уровень: из АЛУ. При Н-уровне результат берется с выходов умножителя и обеспечивается режим хранения статусного регистра АЛУ. | |
Поля управления умножителем | 25 | ENRG | Бит разрешения загрузки регистров входных данных и регистра инструкций умножителя. Активный L-уровень. |
26, 27 | TCX, TCY | Биты задания формата входных данных умножителя. L-уровни для беззнаковых данных и H-уровни для дополнительных кодов. | |
28, 29 | PSEL0 ,PSEL1 | Селекторные биты для выбора данных, выводимых через порт Р умножителя. | |
30 | FA | Бит задания формата результата умножителя. FA=H выбирается полный 64-разрядный результат. FA=L сдвинутое на один разряд влево 63-разрядное произведение. | |
31 | RND | Бит задания режима округления умножителя. | |
32 | ENP | Бит разрешения загрузки регистра произведения умножителя. Активный L-уровень. | |
Поля управления RGF | 33-38 | А | Адрес чтения/записи регистрового файла по шине Da или 6-разрядов константы МК. |
39-44 | B | Адрес чтения/записи регистрового файла по шине Db. | |
45 | WEA | Бит разрешения записи в регистровый файл по шине Da. | |
46 | WEB | Бит разрешения записи в регистровый файл по шине Db. | |
47 | SELA | Бит выбора адреса на RGF по шине А. SELA=L адрес берется из регистра МК. SELA=Н адрес берется из соответствующего поля регистра команд. | |
48 | SELB | Бит выбора адреса на RGF по шине В. SELB=L адрес берется из регистра МК. SELB=Н адрес берется из соответствующего поля регистра команд. | |
Поля управления МУУ | 49-54 | Is5..0 | Биты инструкций секвенсора микрокоманд. Выбирают одну из 64 инструкций или 6 разрядов константы. |
55-58 | S3..0 | Биты выбора одного из 16 условий тестируемых секвенсором или 4 разряда константы. | |
59 | ENRGK | Разрешение загрузки регистра команд. H – загрузка разрешена. | |
60-75 | D15..0 | Адрес перехода или 16 разрядов константы. | |
76 | OEConst | Бит разрешения вывода константы в ОБ. При OEConst=H открывается буфер константы, а шина Da регистрового файла переводится в Z-состояние. | |
77 | FC | Бит задания режима продолжения. При FC=H поля управления секвенсором и адресное поле RGF по шине А используются для размещения в МПП 32-разрядной константы. | |
Поля управления буферными регистрами | 78 | IEРАП | Бит разрешения загрузки регистра адреса. |
79 | OEРАП | Бит разрешения чтения содержимого регистра адреса на адресную шину. | |
80 | OEРг. Dout | Бит разрешения вывода содержимого регистра Dout на шину данных. |
Окончание таблицы №1. Формат микрокоманды.
6. Расчет минимальной длительности цикла ОБ
При оценке длительности цикла отыскивается критический путь распространения сигналов, который вносит максимальную задержку. Рассмотрим пути распространения сигналов при работе процессора с АЛУ и умножителем:
Критический путь распространения сигналов при работе с АЛУ[2]:
Tц=[максимальное время задержки распространения Рг.Din-вход тактирования/вывод данных]+
[максимальное время задержки RGF-от входов Da/Db до выводов Ya/Yb]+
[максимальное время задержки распространения АЛУ - от входов Da/Db до вывода Y]+
[максимальное время задержки доступа/записи RGF]=6нс+33нс+28нс+33нс=100нс.
Критический путь распространения сигналов при работе умножителя:
Tц=[максимальное время цикла умножения в синхронном режиме умножителя]=100 нс.
Отсюда минимальное время цикла ОБ равно 100 нс.
7. Разработка Микропрограммного Устройства Управления (МУУ) (схема 2)
Для разработки МУУ выбран конвейер первого порядка с регистром микрокоманд. МУУ состоит из регистра команд (QS74FCT16823CT) , преобразователя начального адреса (ПНА) выполненного из 2-х микросхем (РROM 512x8 CY7C225A-18) , секвенсера микрокоманд (Am29C331-2) , микропрограммной памяти с организацией 16Кх81 (11-ть микросхем ЕPROM 16Kx8) и выходным регистром с динамическим тактированием[2][3].
Примечание: микросхемы EPROM с параметрами 16Kx8 не были найдены, вместо них использованы EPROM 32Kx8 (CY7C277). Данное изменение не влияет принципиально на ход дальнейших рассуждений и выводов.
7.1 Особенности построения МУУ
Регистр команд QS74FCT16823CT не имеет входа разрешения загрузки, для предотвращения безусловной загрузки с шины данных применим схему условной синхронизации, кроме того, нет необходимости запрещать вывод содержимого регистра команд на ПНА, поэтому вход OED заземлен.
Преобразователь начального адреса 2хCY7C225A-18 представляет прожигаемое ПЗУ с организацией 512x8. КОП поступает на адресные входы PROM из которой считывается 16-ти разрядный адрес микроподпрограммы.
Секвенсер Am29C331-2 представляет собой БИС с фиксированной разрядностью 16 бит. Объем адресуемой памяти 64Кслов[1]. Особенности использования секвенсора в данной структурех[1][2][3]:
q Состав МУУ входит только один секвенсор, работающий в режиме Маster, вход SLAVE заземлен, выход ERR не используется;
q Входы инструкций I, селекторные входы выбора условий S, вход принудительного продолжения FC, адрес перехода D берутся из регистра МК;
q Так как режим приостановки не используется HOLD=L;
q Вход переноса инкрементера активен Cin#=L (обеспечивает последовательную адресацию);
q Так как в данной структуре не реализуется обработка прерываний, то входы разрешения INTEN и запроса INTR прерываний не используются;
q Входы многоканального ветвления M0-M3 не используются;
q На входы тестирования T3-T7 подаются флаги из статусного регистра ОБ С, N,V, Z,L. На входы тестирования T0-T2 подаются: флаг секвенсера AFULL, флаги ошибки паритета PERR ОБ и PERR MPL. Остальные входы тестирования не используются.
q Вход разрешения вывода данных в шину D секвенсера запрещен (OED=L);
q Так как объем МПП составляет 16Кслов, то 2 старших бита адресной шины не используются (резерв для расширения МПП до 64Кслов);
q МПП представляет собой электрически программируемое ПЗУ(EPROM) с информационной организацией 32Кх81. Так как размер микрокоманды составляет 81-бит, то в данной структуре используются 11-ть микросхем 32Kx8 включенные параллельно, следовательно, 7 бит МПП не используются и являются резервом под поля управления памятью, которые необходимо будет добавить для полной работоспособности устройства (работа выходит за рамки данного проекта).
7.2 Описание работы МУУ
Очередная команда считывается с шины данных в регистр команд. Младшие 9 бит команды представляют собой код операции выполняемой процессором. Эти биты поступают на ПНА. Следующие 12 битов представляют собой адреса РОН, которые передаются на входы селектора-мультиплексора ADDR RGF. За этими битами следуют 11 битов задания позиции P и ширины W-битового поля, которые также передаются на входы селектора-мультиплексора с выходом на АЛУ.
КОП поступивший с регистра команд в ПНА преобразуется в начальный адрес микроподпрограммы в МПП и передается на входную шину данных секвенсера. Секвенсер в зависимости от выданных на его входы инструкций, флагов признаков состояния, адреса перехода и адреса микроподпрограммы из ПНА вырабатывает и выдает адрес следующей микрокоманды в МПП.
По адресу, выданному секвенсером, читается следующая МК из МПП и фиксируется встроенными регистрами МПП для выдачи МК в начале следующего цикла на шину инструкций.
7.3 Оценка времени цикла МУУ
Рассмотрим два пути распространения сигналов, вносящих большие задержки, и выберем наибольший (критический)[1][2].
1. Тц=[время задержки распространения Рг.К.- вход тактирования/вывод данных]+
[время доступа/чтения ПНА]+
[время задержки распространения SEQ - от входа А до выхода Y]+
[время доступа/чтения МПП]=6нс+30нс+16нс+45нс=97нс
2. Тц=[время распространения SRG -вход тактирования/вывод С,N,V,N,L]+
[время задержки распространения SEQ - от входа Т до выводов Y]+
[время доступа/чтения МПП]+
[время предустановки регистра МК]=44нс+18нс+45=107нс
Отсюда видно что минимальный цикл МУУ равен 107нс. Следовательно минимальное время цикла микропроцессора равно 107нс.
8. Блок синхронизации
Для разработки блока синхронизации необходимо определить длительность и форму синхросигнала необходимого для устойчивой работы процессора.
Из предыдущего пункта была установлена минимально допустимая длительность цикла равная 107нс. Выбираем длительность TЦ=107нс (9,35МГц) и делим синхросигнал на четыре части по 26,75нс. Длительность высокого уровня сигнала TH=3х26,75=80,25нс, низкого уровня TL=26,75нс.
Диаграмма №1. Форма сигнала.
 |
В качестве генератора, выдающего тактовый сигнал в схему, взята микросхема CY2071A фирмы Cypress – системный тактовый генератор, предназначенный для применения в составе блоков синхронизации центральных процессоров микроЭВМ и других вычислительных устройств в качестве задающего тактового генератора. Микросхема имеет стабилизированный с помощью внешнего кварцевого резонатора генератор опорной частоты от 10 до 25 МГц и может выдавать сигнал частотой от 500 кГц до 133 МГц.
Требуемая форма сигнала формируется при помощи делителя частоты на четырехразрядном двоичном счетчике IDT74FCT161CT. Начальным состоянием выходов счетчика Q3-Q0 является 0101, при достижении состояния 1000, отслеживаемого схемой И-НЕ, происходит принудительная установка счетчика в начальное состояние. Сигнал необходимой формы получается на выходе Q2.
Диаграмма №2. Временные диаграммы выходов тактового генератора и делителя частоты.
 |
000 0101
 |
 |
В качестве опорной частоты, определяемой кварцевым резонатором, выбрана частота 9,35МГц, на выходе CLKA тактового генератора – 37,4МГц, на выходе делителя – 9,35МГц (длительность такта примерно 107нс.).
9. Начальная установка
При включении питания необходимо выполнить сброс секвенсора микрокоманд (установить адрес первой микрокоманды по нулевому адресу) путем подачи сигнала RESET на вход сброса RST секвенсора. Также требуется удерживать сигнал сброса в течение некоторого времени (в это время процессор выполняет первую микрокоманду). Это время требуется для инициализации микросхем памяти и нормальной ее работы ядра. Так как разработка памяти в данной работе не производилась, выберем время для гипотетической структуры памяти с достаточным запасом. Пусть время предустановки «прогрева» составляет 500мкс.
Схема начальной установки выполнена на микросхеме MC34064, фирмы MOTOROLA. Микросхема MC34064 это специализированный для микропроцессорных систем контроллер предустановки, применяемый для выработки асинхронного сигнала RESET#. Расчет параметров блока начальной установки производим по формуле:
 |
Из расчета получаем R=10КОм, С=0.25мкФ. Для реализации синхронного сброса, в схему введен выходной триггер.
10. Обоснование выбора элементной базы
При выборе элементной базы в основной расчет брались типономиналы заданных по условию микросхем и скорость работы, как основное направление разработки. В результате были выбраны высокоскоростные микросхемы зарубежных производителей. Кроме преимуществ по скорости, логичнее видеть в схеме с основными зарубежными компонентами также и зарубежные микросхемы обслуживания. К сожалению не все микросхемы подобраны в соответствии с заданием. К некоторому удивлению, обнаружить микросхемы PROM 16Kx8 не оказалось возможным, и были использованы микросхемы памяти, вдвое превышающие заданное по условию значение объёма МПП. Но, впрочем, на работу процессора данная замена коренным образом не влияет.
11. Выводы
При разработке данной схемы практически все поставленные цели выполнены на должном уровне. О законченности схемы говорить не приходится, так как не произведена разработка основной памяти для образования полного процессорного ядра. Но всё же следует заметить, что полученный процессор имеет достаточную производительность, обусловленную хорошей схемной базой. Включение умножителя позволяет говорить о высокой производительности на операциях умножения. Контроль паритета в операционном блоке дает возможность хотя бы частично защититься от аппаратных сбоев, что делает работу процессора надёжнее.
Из очевидных недостатков и недоработок следует выделить отсутствие разработки памяти, что впрочем, не входило в цели работы. Неплохим усовершенствованием явилось бы включение схем контроля паритета в блок микропрограммного устройства управления, что повысило бы общую защищенность устройства от сбоев.
Что касается учебного процесса, то в ходе проделанной работы над проектом разработчиком был получен достаточно глубокий опыт проектирования цифровых устройств, разработки функциональных устройств и узлов, выполнения схемотехнических расчетов и оформления схемной документации. Также были получены знания о современной элементной базе отечественных и иностранных производителей. Были рассмотрены и усвоены общие знания о работе, структуре, взаимодействии основных компонентов микропроцессорных систем.
12. Литература
1. Схемотехника: Руководство к курсовой работе / , . –Новосибирск.: Новосибирский Государственный Технический Университет, 1997.
2. Дж. Мик, Дж. Брик. Проектирование микропроцессорных устройств с разрядно-модульной организацией: в 2 кн./ пер. с англ. - М.: Мир, 1984.
3. Документация и форумы на Интернет-сайтах производителей микросхем
www.
www.
www.
www.
А также обширная справочная информация на специализированном сайте разработчиков микроэлектронных устройств
www.
13. Приложения к работе
1. Документация производителей по использованным в работе элементам, выбор которых производился путём поиска подбора наиболее соответствующих целям разработки.
2. Схемы разработанных частей процессорного модуля
Схема 1. Укрупненная структурная схема операционного блока.
Схема 2. Укрупненная структурная схема микропрограммного устройства управления.
Схема 3. Структурная схема блока синхронизации.
Схема 4. Структурная схема блока начальной установки.
