Министерство образования Российской Федерации
МОСКОВСКИЙ ГОСУДАРСТВЕННЫЙ ИНСТИТУТ
ЭЛЕКТРОНИКИ И МАТЕМАТИКИ (ТЕХНИЧЕСКИЙ УНИВЕРСИТЕТ)
КУРСОВАЯ РАБОТА
по дисциплине «моделирование»
на тему
«4-х разрядный сдвиговый регистр»
Вариант 25
Руководитель темы ____________
Исполнитель _______________
ОГЛАВЛЕНИЕ
ОГЛАВЛЕНИЕ.. 2
ТЕХНИЧЕСКОЕ ЗАДАНИЕ НА КУРСОВУЮ РАБОТУ.. 3
Исходная схема ЦУ – четырёх разрядного регистра с мультиплексированием и отключением на выходе. 3
Временная диаграмма входных сигналов. 4
Режимы работы схемы.. 4
Анализ рабочего задания………………………………………………………………………..4
ПОДГОТОВКА СХЕМЫ К ЛОГИЧЕСКОМУ МОДЕЛИРОВАНИЮ... 5
Схема ЦУ в базовых элементах после доработки. 5
Описание на языке ЯЗОС……………………………………………………………………..6
Результаты логического моделирования. 7
РАЗРАБОТКА ОБНАРУЖИВАЮЩЕГО ТЕСТА.. 8
ТЕХНИЧЕСКОЕ ЗАДАНИЕ НА КУРСОВУЮ РАБОТУ
1. Провести анализ заданной схемы на предмет корректности её работы в установленных режимах. При необходимости внести исправления в схему.
2. Разработать обнаруживающий тест с использованием системы схемотехнического проектирования "Мозаика".
Исходная схема ЦУ.
Временная диаграмма входных сигналов.
Режимы работы схемы
1. Все переключения триггеров осуществляются по положительному фронту на входе С.
2. ВЫХоды триггеров обнуляются при логическом «0» на выходе R.
3. Запись данных с выходов D0-D3 (параллельная загрузка) осуществляется при логической «1» на входе E и положительном фронте на входе С.
4. При SDV= «1» и логическом «0» на выходе E Выход Q0 устанавливается в «1».
5. Сдвиг данных происходит при E= «0» и положительном фронте на C.
Требуемые результаты работы
Необходимо провести моделирование заданной схемы, если потребуется, внести исправления в схему, а также построить обнаруживающий тест с максимальной полнотой.
Анализ рабочего задания.
Исходная схема не удовлетворяет ТЗ и требует внесение исправлений. Так же следует составить новую временную диаграмму.
ПОДГОТОВКА СХЕМЫ К ЛОГИЧЕСКОМУ МОДЕЛИРОВАНИЮ
Схема ЦУ в базовых элементах после доработки
Временная диаграмма
Описание на языке ЯЗОС
Схема
1: 533ЛР11.2(svd, P22,e, d0,P10)
2: 533 ЛР 11.2(P14,P22,e, d1,P11)
3: 533 ЛР 11.2(P16,P22,e, d2,P12)
4: 533 ЛР 11.2(P18,P22,e, d3,P13)
5: 533ТМ2(S, P23,c, R,P14,P15)
6: 533 ТМ 2(S, P24,c, R,P16,P17)
7: 533 ТМ 2(S, P25,c, R,P18,P19)
8: 533 ТМ 2(S, P26,c, R,!q, P21)
9: 533ЛН1(e, P22)
10: 533ЛН1(P10,P23)
11: 533ЛН1(P11,P24)
12: 533ЛН1(P12,P25)
13: 533ЛН1(P13,P26)
14: 533ЛН1(P21,q3)
15: 533ЛН1(P19,q2)
16: 533ЛН1(P17,q1)
17: 533ЛН1(P15,q0)
X1/1: ВХ(svd)
X1/2: ВХ(e)
X1/3: ВХ(d0)
X1/4: ВХ(d1)
X1/5: ВХ(d2)
X1/6: ВХ(d3)
X1/7: ВХ(S)
X1/8: ВХ(c)
X2/9: ВХ(R)
X2/10: ВЫХ(!q)
X2/11: ВЫХ(q3)
X2/12: ВЫХ(q2)
X2/13: ВЫХ(q1)
X2/14: ВЫХ(q0)
$
Для того, чтобы схема работала корректно, понадобилось вставить инверторы 17, 16, 15, 14.
Результаты логического моделирования
По результатам логического моделирования после внесенных изменений схема работает корректно.
Номера входов и выходов микросхем
РАЗРАБОТКА ОБНАРУЖИВАЮЩЕГО ТЕСТА
Тест разрабатывается с нуля.
Первым тактом проверим вход R (1 контакт 5, 6, 7, 8 элементов) и вход S (4 контакт 5, 6, 7, 8 элементов) на «1» подав на них логический «0».
График полноты теста.
Вывод протокола.
Затем установим схему в режим записи (e = 1) и запишем в d0 (5 контакт 1 элемента) и в d2 (5 контакт 3 элемента) «1» а в d1 (5 контакт 2 элемента) и d3 (5 контакт 4 элемента) «0».
График полноты теста.
Вывод протокола.
Затем устанавливаем схему в режим сдвига (е = 0), и осуществляем сдвиг синхроимпульсом на следующем такте.
График полноты теста.
Вывод протокола.
затем подаем на SVD (1 контакт 1 элемента) 1, и делаем еще один сдвиг.
График полноты теста.
Вывод протокола.
Таким образом, мы проверили d0 и d2 на ошибку типа «0» а d1 и d3 на ошибку типа «1», так же, благодаря этому, после сдвига, проверились обратные связи.
Теперь подаем на d0 и d2 ноль для проверки ошибки типа «1» и на d1 и d3 единицу для проверки ошибки типа «0».
График полноты теста.
Вывод протокола.
Теперь остается проверить 4 контакт на 1, 2, 3, 4 элементов на ошибку типа «1». Для этого подаем на них «0». Однако, из-за этого у нас появляется единица на 2 входе, и она не даст выйти ошибки на выход элемента. Для того, чтобы эта единица не мешалась, необходимо подать 0 на вход 1 с триггеров, через обратные связи. Для этого принудительно записываем в триггеры «1». Установим схему на запись (е = 1), и на d0, d1, d2, d3 подадим «0».
График полноты теста.
Вывод протокола.
Теперь остается только установить схему на сдвиг (e = 0) для того, чтобы на 4 вход поступил «0», а на d0, d1, d2, d3 подаем «1», чтобы в случае возникновения ошибки на 4 контакте 1, 2, 3, 4 элементах, она прошла на выход элемента и всей схемы в целом.
График полноты теста.
Вывод протокола.
ВЫВОДЫ.
В работе было проведено моделирование и отладка 4х разрядного сдвигового регистра. Для анализа работы схемы в целом и отдельных ее элементов было использовано логическое моделирование с помощью системы схемотехнического проектирования "Мозаика". Полученные временные диаграммы входов и выходов полностью иллюстрируют работу данного устройства.
Также был разработан тест, позволяющий выявить 100% неисправностей типа "0" или "1".
