Процессоры класса Pentium (стр. 1 )

4.2.4. Процессоры класса Pentium.

Процессоры Pentium фирмы Intel представляют пятое поколение процессоров семейства 80х86. По базовой регистровой архитектуре и системе команд они совместимы с вышеописанными 32-битными процессорами, но имеют 64-битную шину данных, благодаря чему их иногда ошибочно называют 64-разрядными. По сравнению с предыдущими поколениями процессоры Pentium имеют следующие качественные отличия:

Суперскалярная архитектура: процессор имеет два параллельно работающих конвейера обработки (U-конвейер с полным набором и V-конвейер с несколько ограниченным набором инструкций), благодаря чему он способен одновременно выполнять две инструкции. Однако преимущества этой архитектуры полностью реализуются только при специальном режиме компиляции ПО. Применение технологии динамического предсказания ветвлений совместно с выделенным внутренним кэшем команд объемом 8 Кбайт обеспечивает максимальную загрузку конвейеров. Внутренний (Level 1) кэш данных объемом 8 Кбайт в отличие от 486 работает с отложенной (до освобождения внешней шины) записью и настраивается на режим сквозной или обратной записи, поддерживая протокол MESI. Внешняя шина данных ради повышения производительности имеет разрядность 64 бит, что требует соответствующей организации памяти. Встроенный сопроцессор за счет архитектурных улучшений (конвейеризации) в 2-10 раз превосходит FPU-486 по производительности. Введено несколько новых инструкций, в том числе распознавание семейства и модели CPU. Применено выявление ошибок внутренних устройств (внутренний контроль паритета) и внешнего интерфейса шины, контролируется паритет шины адреса. Введена возможность построения функционально избыточной двухпроцессорной системы. Реализован интерфейс построения двухпроцессорных систем с симметричной архитектурой (начиная со второго поколения Pentium). Введены средства управления энергопотреблением. Применена конвейерная адресация шинных циклов. Сокращено время (количество тактов) выполнения инструкций. Введена трассировка инструкций и мониторинг производительности. Расширены возможности виртуального режима — введена виртуализация флага прерываний. Введена возможность оперирования страницами размером 4 Мб (вместо 4 Кб) в режиме страничной переадресации (Paging).

Все Pentium-процессоры имеют средства SMM, возможности которых расширялись по мере появления новых моделей.

Средства тестирования включают возможность выполнения встроенного теста BIST (Built-In Self Test), обеспечивающего выявление ошибок микрокодов, . программируемых логических матриц, тестирование командной кэш-памяти, кэш-памяти хранения данных, буфера быстрой переадресации и ROM. Все процессоры имеют стандартный тестовый порт IEEE 1149.1, позволяющий тестировать процессор с помощью интерфейса JTAG.

В процессорах реализованы новые дополнительные средства отладки:

Зондовый режим (Probe Mode), обеспечивающий доступ к внутренним регистрам и пространствам ввода/вывода и системной памяти процессора Pentium. Этот режим позволяет проверять и изменять состояние CPU, обеспечивая средства для отладки программ с возможностями, подобными внутрисхемным эмуляторам. Расширения отладки DE (Debug Extensions), позволяющие ставить контрольные точки по адресам ввода/вывода. Внутренние счетчики, используемые для текущего контроля производительности и учета числа событий. Пошаговое исполнение с помощью команды CPUID.

Процессоры Pentium первого поколения (Р5) с тактовой частотой 60 и 66 МГц имели напряжение питания 5 В, что приводило к большому тепловыделению (на частоте 66 МГц — 16 Вт). Они выпускались в корпусах PGA-273 (матрица 21х21), для установки этих процессоров предназначен сокет типа 4.

Процессоры Pentium второго поколения (Р54) имеют напряжение питания 3,3 В и ниже, что существенно снижает рассеиваемую мощность. При этом их входные и выходные сигналы остаются совместимыми с ТТЛ, однако для входов допустимый уровень сигнала ограничен на уровне 3,3 В (кроме тактовых входов CLC и PICCLC, допускающих уровень до 5 В). Более совершенные модели ^ второго поколения используют технологию снижения напряжения питания VRT \ (Voltage Reduction Technology). При этом напряжение питания VCC для интерфейсных схем остается равным 3,3 В, а для питания ядра, потребляющего около \ 90% мощности, VCC снижено до 2,9 В, что уменьшает рассеиваемую мощность. Процессоры изготавливаются в корпусах SPGA-296 с шахматным расположением выводов, для их установки предназначены сокеты типов 5 и 7. Сокет 7 имеет две шины питания: VCC2 для питания ядра процессора и VCC3 для питания. интерфейсных схем и допускает установку процессоров с VRT-технологией.

В процессорах второго поколения применяется внутреннее умножение частоты, при этом интерфейсные схемы внешней системной шины работают на частотах 50, 60 или 66,66 МГц, а ядро процессора работает на более высокой частоте (75, 90, 100, 120, 133, 150, 166, 180 и 200 МГц). Разделение частот позволяет реализовать достижения технологии изготовления процессоров, существенно опережающие возможности повышения производительности памяти и других традиционных компонентов компьютера. Коэффициент умножения 1(1,5, 2, 2,5 или 3) задается комбинацией уровней сигналов на входах BFO, BFI в пределах, разрешенных спецификацией тактовой частоты процессора. Независимость установки внешней частоты и коэффициента умножения позволяет одну и ту же внутреннюю частоту задавать разными способами. Например, 100 МГц можно получить и как 50х2, и как 66,66х1,5. Последний вариант в общем случае предпочтительнее, поскольку при этом шина РСI будет работать на частоте 33 МГц, а не 25 МГц. Однако бывают и исключения — если установленная память при частоте 66 МГц потребует больше тактов ожидания, чем при 50 МГц, то предпочтительнее, скорее всего, будет частота 50 МГц.

Процессоры с различающимися значениями тактовых частот, указанных в маркировке на корпусе, выполняются по одним и тем же шаблонам (схемам) в пределах одной группы степинга (см. ниже). Маркировка частоты наносится после жестких отбраковочных испытаний в зависимости от частоты, на которой процессор полностью прошел выходной контроль. Это открывает возможности для «разгона» процессоров, включая и пиратскую перемаркировку, когда на процессор наносится новое обозначение завышенной тактовой частоты. Против перемаркировки в некоторых моделях процессоров устанавливали специальные схемы, не допускающие разгона.

Pentium OverDrive 125, 150 и 166 МГц — вариант процессоров 2-го поколения для замены Pentium 75, 90 и 100 МГц. От обычных эти процессоры в основном отличаются фиксированным (установленным внутри корпуса) коэффициентом умножения частоты. Эти процессоры предназначены для установки в сокет типа 5 или 7.

Pentium OverDrive 120 и 133 МГц (Overdrive for Pentium) - вариант процессора Pentium второго поколения (с пониженным энергопотреблением и удвоением частоты), предназначенный для замены процессоров Pentium первого поколения. Он имеет корпус PGA-273, устанавливаемый в сокет 4. Эти процессоры дороже обычных Pentium 120 или 133, их применение имеет смысл только тогда, когда по каким-либо причинам нет возможности заменить старую системную плату, а производительности Pentium 60 или 66 МГц недостаточно. Но более мощный процессор в такую плату все равно уже не поставить.

Процессоры Pentium ММХ (Р55С) — новое поколение процессоров, основанное на ММХ-технологии, которая ориентирована на мультимедийное, 2D - и ЗВ-графическое и коммуникационное применение. В логическую архитектуру Pentium введены восемь 64-битных регистров, 4 новых типа данных и 57 дополнительных мнемоник инструкций для одновременной обработки нескольких единиц данных SIMD (Single Instruction Multiple Data). Одновременно обрабатываемое 64-битное слово может содержать как одну единицу обработки, так и 8 однобайтных, 4 двухбайтных или 2 четырехбайтных операнда. В остальных командах обеспечивается совместимость с Pentium. На самом деле, регистры ММХ физически расположены в стеке регистров FPU, так что новых регистров этот процессор не предоставляет, и чередование использования программой инструкций FPU и ММХ приводит к снижению эффективности работы, связанному с необходимостью пересылок данных из стека в память и обратно. Эффективность ММХ вызывает некоторые сомнения, поскольку те функции, для которых они целесообразны, с успехом выполняются акселераторами графических карт, которые стали уже обыденными.

Кроме ММХ-расширения, в архитектуре Pentium ММХ имеется ряд усовершенствовании, повышающих его производительность и на обычных операциях. Более эффективный способ предсказания ветвлений позаимствован у Pentium Pro, удвоено количество буферов записи (их стало 4) и удвоен объем обеих частей кэша LI (теперь 16+16 Кбайт), увеличено количество ступеней конвейеров, улучшена возможность параллельных вычислений (процессор способен выполнять две SIMD-инструкции с 16-битными данными за 1 такт). Частоты ядра процессора (166, 200, 233, 266 МГц) прирастете внешней шины 66 МГц задаются несколько иными комбинациями сигналов BFO, BFI, соответствующих коэффициентам умножения 2,5, 3, 3,5 и 4.

В двухпроцессорных системах Pentium ММХ поддерживает только симметричную архитектуру, возможность функционально-избыточного контроля (FRC) изъята.

Применено раздельное питание ядра (напряжение 2,7-2,9 В, номинал 2,8 В) и интерфейсных схем (3,135-3,6 В, номинал 3,3 В). Процессор совместим по выводам с Pentium второго поколения с технологией VRT и устанавливается в ''сокет 7 (установка в сокет 5 механически возможна, но электрически недопустима).

Процессоры Pentium® OverDrive® Processor With ММХ Technology — вариант процессоров ММХ с тактовой частотой 150, 166, 180 и 200 МГц для замены обычных (не ММХ) процессоров Pentium 75-200 МГц. Они отличаются фиксированным коэффициентом умножения частоты (3) и отсутствием возмож-1ностей двухпроцессорных конфигураций. Эти процессоры имеют встроенный VRM и предназначены для установки в сокет типа 5 или 7 (хотя в сокет 7 дешевле установить «просто» ММХ). Процессоры Pentium для мобильных применений (блокнотных ПК) имеют пониженное энергопотребление, обеспеченное снижением напряжения питания f •ядра процессора. Они отличаются более высокой допустимой температурой, что позволяет их использовать в довольно тесных корпусах с плохими условиями вентиляции. Кроме того, из этих процессоров изъяты средства поддержки у двухпроцессорных систем, АРIС и соответствующие им внешние выводы. Процессоры этого класса кроме корпусов SPGA исполняются и в корпусах TCP, имеющих выводы, расположенные по периметру корпуса.

Интерфейс шины процессоров Pentium.

По интерфейсу и составу сигналов (табл. 4.21) шина процессора Pentium напоминает шину 486, но имеет заметные отличия. Новые особенности направлены на поддержку политики обратной записи кэша, повышение производительности и обеспечение дополнительных функциональных возможностей. Если шина 486 была ориентирована на максимальную гибкость и простоту подключения устройств с различной разрядностью, то шина Pentium ориентирована на достижение максимальной производительности.

Шина данных стала 64-битной для повышения производительности обмена с памятью. Возможность динамического управления разрядностью шины (сигналами BSl6# и BS8#, которые были у процессора 486) изъята, а согласование - но разрядности с интерфейсными шинами возложено на микросхемы чипсета.

При разрешенном контроле паритета данных (сигналом PEN) ошибка вызывает не только срабатывание сигнала РСНК#, но и фиксацию сбойного адреса и данных в регистре машинного контроля. А если установлен, бит МСЕ регистра CR4, по этой ошибке генерируется исключение 18.

Таблица 4.21. Назначение сигналов процессора Pentium.

Сигнал	I/O	Назначение
А[31:3]	I/O	Address — сигналы шины адреса Линии А[31:5] являются входными в циклах слежения
А20М	I	А20 Mask — маскирование бита А20 физического адреса для эмуляции адресного пространства 8086. При конфигурировании на двухпроцессорное применение сигнал игнорируется
ADS#	О	Address Status — сигнал идентификации адресного цикла, во время которого действительны сигналы W/R#, D/C#, М/10#, ВЕ[0:7] и А[31:3]
ADSCr	O	Address Status Copy — функционально идентичен ADS#, используется для разгрузки линии ADS#
AHOLD	I	Address Hold — запрос доступа к внутренней шине адреса процессора от другого контроллера шины для организации циклов слежения
АР	I/O	Address Parity — контрольный бит паритета шины адреса
АРСНК#	O	Address Parity Check — сигнал ошибки паритета шины адреса
APICEN/ PICDI*	I	Advanced Programmable Interrupt Controller Enable — сигнал разрешения работы АР1С высоким уровнем во время спада сигнала RESET Если АР1С разрешен, в рабочем режиме вывод используется для линии данных АР1С (Programmable Interrupt Controller Data 1)
ВЕ[7-5]# ВЕ[4:0]#	O I/O	Byte Enable — сигналы, указывающие на используемые байты шины данных в данном цикле шины Сигналы ВЕ[0'3]# используются для задания идентификатора АР1С во время действия сигнала RESET ВЕ4# используется как вход во время цикла FLUSH в двухпроцессорных системах
BF[1:0]	I	Bus Frequency — управление коэффициентом умножения частоты (табл 4 24) У Pentium 60 и 66 МГц отсутствуют
BOFF#	I	Backoff — сигнал, принудительно переводящий все выходы в высоко импедансное состояние Если он вводится во время шинного цикла, после снятия сигнала шинный цикл возобновится
ВР[3:2]#	O	Breakpoint — сигналы, указывающие на попадание в точку останова по отладочным регистрам DR3 и DR2
РМ/ВР[1:0]#	O	Perfomance Monitor / Breakpoint — сигналы, указывающие на попадание в точку останова по отладочным регистрам DRI и DRO, или срабатывание счетчиков, используемых для мониторинга производительности процессора
BRDY#	I	Burst Ready — вход готовности, по которому завершается текущий цикл передачи данных В отличие от 486 сигнал используется для завершения всех циклов (сигнал RDY# исключен, пакетные циклы процессор применяет только к кэшируемой памяти, подразумевая их безусловную поддержку системой)
BRDYC#*		Burst Ready Copy — логический эквивалент сигнала BRDY#
BREQ	O	Bus Requred — сигнал внутреннего запроса процессором доступа к шине Действует и в то время, когда процессор не управляет шиной
BUSCHK#	I	Bus Check — сигнал, которым система может сообщить о неудачном завершении шинного цикла При этом адрес и управляющие сигналы фиксируются в регистрах MCR и при установленном бите МСЕ в регистре CR4 вырабатывается исключение «machine check exception» Не действует при активном сигнале STPCLK#
CACHES	O	Для циклов, инициированных процессором, указывает на внутреннюю кэшированность цикла (при чтении) и на пакетный цикл в случае записи Если сигнал во время чтения неактивен, процессор не будет кэшировать принятые данные, независимо от сигнала KEN# Сигнал используется и для определения длины цикла (количества передач)
CLK	I	Clock — внешний сигнал синхронизации процессора
CPUTYP*	I	CPU Type — определение типа процессора У первичного (в двухпроцессорной системе) или единственного процессора вывод должен быть заземлен, у вторичного — соединен с шиной VCC Для процессоров OverDrive используется для определения необходимости применения протокола квитирования (в системах с двумя сокетами)
D/P#*	O	Dual/Primary — индикатор процессора Первичный процессор, управляя шиной, устанавливает низкий уровень сигнала
D/C#	O	Data/Code^ — сигнал, определяющий тип шинного цикла (высокий уровень при передачи данных памяти или ввода/вывода, низкий — при выборке кода в цикле подтверждения прерывания или при останове)
D[63:0]	I/O	Data — сигналы шины данных
DP[7:0]	I/O	Data Parity — биты паритета байт [7 0] шины данных
[DPEN#] PICDO*	I/O	Dual Processing Enable — разрешение двухпроцессорного режима Для вторичного процессора — выход, позволяющий первичному процессору (у которого этот сигнал является входным), определить присутствие вторичного по низкому уровню во время действия сигнала RESET Используется для индикации наличия процессора в сокете В рабочем режиме используется как линия данных АР1С
EADS#	I	External Address — индикатор присутствия действительного адреса на выводах шины адреса процессора Используется для выполнения цикла слежения внутреннего кэша
EWBE#	I	External Write Buffer Empty — индикатор пустоты внешних буферов записи Если во время генерации цикла записи процессор обнаруживает неактивное состояние этого сигнала операция будет задержана для предоставления возможности внешним буферам выгрузить свои операции на шину
FERR#	O	Floating Point Error — сигнал ошибки математического сопроцессора Используется как запрос прерывания по ошибке
FLUSH#	I	Cache Flush — сигнал для полной очистки внутреннего кэша По этому сигналу производятся все обратные записи после чего специальным циклом подтверждения сообщит о завершении очистки Если этот сигнал устанавливается перед окончанием действия сигнала RESET процессор переходит в тестовый режим с высокоимпедансным состоянием выходных и двунаправленных линий
PBGNT#*	I/O	Private bus grant — линия, используемая в двухпроцессорных системах для передачи управления локальной шиной
PBREQ#*	I/O	Private bus request — линия запроса локальной шины в двухпроцессорных системах
PCD	O	Page Cache Disable — запрет кэширования страницы (вывод состояния бита PCD регистра CR3, каталога или таблицы страниц). PCD может принудительно устанавливаться битом общего запрета кэширования CD регистра CRO
PWT	O	Page Write Through — кэширование страницы с алгоритмом WT (вывод состояния бита PWT регистра CR3, каталога или таблицы страниц)
PCHK#	O	Patrity Check — сигнал ошибки паритета любого из разрешенных байт
PEN#	I	Parity Enable — вход, определяющий вместе с битом МСЕ регистра CR4 генерацию исключения в случае возникновения ошибки паритета в текущем цикле чтения
PHIT#*	I/O	Private hit — сигнал кэш-попадания, используемый для обеспечения когерентности первичной кэш-памяти в двухпроцессорных системах
PHITM#*	I/O	Private modified hit — сигнал кэш-попадания в модифицированную строку, используемый для обеспечения когерентности первичной кэш-памяти в двухпроцессорных системах
PICCLK*	I	АР1С Clock — синхронизация шины АР1С
PRDY	O	Probe Ready — сигнал готовности зонда, используемый аппаратными средствами отладки. Указывает на остановку нормального исполнения в ответ на сигнал R/S# (вход в зондовый режим)
R/S#	I	Run/Stop# — вход, останавливающий нормальное исполнение инструкций и переводящий в зондовый режим по отрицательному перепаду
RESET	I	Сброс процессора — конфигурирование процессора, инициализация регистров, очистка кэша (без выполнения обратной записи) и переход к вектору сброса (по умолчанию 0FFFFFFF0h). Если по окончании действия сигнала активен сигнал INIT#, процессор выполняет BIST
.SCYC	O	Split Cycle — индикатор сблокированного невыровненного цикла (требующего дополнительных передач)
SMI#	I	System Management Interrupt — сигнал прерывания для входа в режим SMM
SMIACT#	O	Сигнал индикации режима SMM
STPCLK#	I	Stop Clock — асинхронный сигнал, переводящий процессор в состояние Stop Grant с малым потреблением
WB/WT#	I	Write Back/Write Through — вход, позволяющий с точностью до каждой строки определить политику записи при кэшировании
TRST#	I	Test Reset — сигнал сброса логики ТАР
TCK	I	Test Clock — синхронизация при тестировании по интерфейсу JTAG
TDI	I	Test Data Input — входные данные при тестировании по интерфейсу JTAG
TDO	O	Test Data Output — выходные данные при тестировании по интерфейсу JTAG
FRCMC#*	I	Functional Redundancy Checking Master/Checker — вход, определяющий роль процессора в функционально избыточной паре: основной или проверочный. Воспринимается только во время сигнала RESETS
Н1Т#, Н1ТМ#	O	Сигналы результатов операции слежения за транзакцией. Н1Т# (Snoop Hit) указывает на кэш-попадание. Н1ТМ# (Hit Modified) указывает на попадание в модифицированную строку, запрещая другим контроллерам шины обращаться к этим данным до выполнения обратной записи (WB). Сигналы появляются через два такта после сигнала EADS# соответствующего цикла слежения
HLDA	O	Hold Acknowledge — подтверждение предоставления управления локальной шиной другому контроллеру
HOLD	I	Hold Request — запрос управления локальной шиной от другого контроллера
IERR#	O	Internal Error — сигнал обнаружения внутренней ошибки паритета или несравнения в режиме FRC
IGNNE#	I	Ignore Numeric Error — игнорирование ошибки сопроцессора — запрет вырабатывания исключения. Используется для совместимости с AT, где вместо исключения вырабатывается аппаратное прерывание
INIT	I	Initialization — «мягкая» инициализация процессора. Сигнал приводит к сбросу общих регистров и переходу по вектору, заданному при конфигурировании по включению. Содержимое кэш-памяти, буферов записи и регистров FPU не затрагивается. Если сигнал активен во время окончания действия сигнала RESETS, процессор выполняет BIST
LINT [1:0] 1 (NMI, INTR)	I	Local APIC Interrupt — входы прерываний локальных контроллеров АР1С. Если работа АР1С запрещена, LINTO становится сигналом INTR, LINTI — ' сигналом NMI. По сигналу RESETS работа АР1С разрешается и входы работают в режиме АР1С, который может быть отменен программно. Во время действия сигнала RESETS используются для конфигурирования умножителя частоты
INV	I	Invalidation — вход аннулирования строки в случае попадания в цикле опроса (во время действия сигнала EADS#)
KEN#	I	Cache Enable — разрешение кэширования памяти, к которой происходит обращение в текущем цикле
LOCK#	O	Bus Lock — сигнал монополизации управления шиной, вырабатывается на время выполнения инструкции по префиксу LOCK и автоматически при выполнении инструкций XCHG с памятью, подтверждения прерывания и доступа к таблицам дескрипторов
M/10#	O	Memory/I 0# Select — высокий уровень указывает на обращение к памяти (или останов), низкий — на обращение к портам ввода/вывода или подтверждение прерывания
NA#	I	Next Address — вход, сигнализирующий о готовности внешнего ОЗУ принять следующий адрес обращения до завершения текущей передачи данных. Следующий адрес (вместе со стробом EADS#) появится через два такта после NA#. Процессор может держать на внешней шине до двух незавершенных циклов
TMS	I	Test Mode State — выбор режима тестирования JTAG
VCC2	I	Питание ядра (2,9 В и ниже)
NC	I	No Connected — выводы, которые должны оставаться неподключенными
VCC2DET#	O	Сигнал управления регулятором напряжения VCC2 (используется для автоматического включения второго источника в процессорах с VRT)
VCC3	I	Питание интерфейса (3,3 В)
VSS	I	Общий провод питания (GND)
W/R#	O	Write/Read — сигнал, определяющий тип шинного цикла (запись/чтение)

Выводы ADSC#, BRDYC#, CPUTYP, D/P#, FRCMC#, PBGNT#, PBREQ#, PHIT#, PHITM#, PICCLK, PICDO[DPEN#] и PICDI[APICEN] у процессоров для мобильных применений отсутствуют