Разновидности статической памяти

5.3.1. Разновидности статической памяти

Аsупс SRAM — обычная (стандартная) асинхронная статическая память (Standard или Asynchronous SRAM). Этот тип подразумевается под термином SRAM по умолчанию, когда тип памяти не указан (до недавних пор ему и не было альтернативы).

Микросхемы этого типа имеют простейший асинхронный интерфейс, включающий шину адреса, шину данных и сигналы управления СS#, ОЕ# и WЕ#. Микросхема выбирается низким уровнем сигнала СS# (Сhiр sе1есt), низкий уровень сигнала ОЕ# (0utput Enable) открывает выходные буферы для считывания данных, WЕ# (Write Enable) низким уровнем разрешает запись. Временные диаграммы циклов обращения приведены на рис. 5.24. При операции записи управление выходными буферами может производиться как сигналом ОЕ# (Цикл 1), так и сигналом WЕ# (цикл 2). Для удобства объединения микросхем внутренний сигнал СS# может собираться по схеме «И» из нескольких внешних. Например, СS0#, СS1 и СS2# — в таком случае микросхема будет выбрана при сочетании логических сигналов 0, 1, 0 на соответствующих входах.

Время доступа — задержка появления действительных данных на выходе относительно момента установления адреса — у стандартных микросхем SRAM Уставляет 12, 15 или 20 наносекунд, что позволяет процессору выполнять четный цикл чтения (то есть без тактов ожидания) на частоте системной шины до 33 МГц. На более высоких частотах цикл будет не лучше 3-2-2-2.

Рис. 5.24. Временные диаграммы чтения и записи асинхронной статической памяти

Sync Burst SRAM — синхронная статическая память, оптимизированная под выполнение пакетных (burst) операций обмена, свойственных работе кэш-памяти. В ее структуру введен внутренний двухбитный счетчик адреса. В дополнение к сигналам, используемым асинхронной памятью (адрес, данные, СS#, ОЕ# и WЕ#), память использует сигнал СLС (С1осk) для синхронизации с системной шиной и сигналы управления пакетным циклом АDSP#, САDS# и АDV#. Сигналы САDS# (Сache АDdress Strobe) и АDSP# (АDdress Status оf Ргосеssоr), которыми процессор или кэш-контроллер отмечает фазу адреса очередного цикла, являются стробами записи начального адреса цикла во внутренний регистр адреса. Любой из этих сигналов инициирует цикл обращения, одиночный (single) или пакетный (burst), а сигнал АDV# (АDVаnсе) используется для перехода к следующему адресу пакетного цикла. Все сигналы, кроме управления выходными буферами ОЕ#, синхронизируются по положительному перепаду сигнала СLК. Это означает, что значение входных сигналов должно установиться до перепада и удерживаться после него еще некоторое время. Выходные данные при считывании будут также действительны во время этого перепада. На рис. 5.25 приведены диаграммы нескольких вариантов циклов чтения синхронной статической памяти. Обратим внимание, что двухбитный счетчик адреса не позволяет перейти границу четырехэлементного пакетного цикла. Кроме того, порядок счета адресов внутри пакетного цикла соответствует специфическому порядку (interleaved), принятому в процессорах i486 и старше. Микросхемы синхронной статической памяти, как и SDRAM, обычно имеют сигнал, выбирающий режим счета адреса: чередование (для процессоров Intel) или последовательный счет (для Power РС).

Синхронный интерфейс с таким набором сигналов позволяет памяти узнавать о намерениях процессора раньше и при задержке данных на выходе SRAM относительно синхронизирующего перепада ТKQ (С1осk-tо-Оutput Асcеss Тime) 8,5, 10 и 13,5 нс обеспечивать цикл 2-1-1-1 на частотах 66, 60 и 50 МГц соответственно. Однако на частотах 75 МГц и выше цикл будет 3-2-2-2.

РВ SRAM (Pipeline Burst SRAM) — конвейерное усовершенствование синхронной памяти (слово «синхронная» из ее названия для краткости изъяли, но оно обязательно подразумевается). Конвейером является дополнительный внутренний регистр данных, который, требуя дополнительного такта в первой пересылке цикла, позволяет остальные данные получать без тактов ожидания даже на частотах выше 75 МГц. Задержка данных относительно синхронизирующего перепада у современных микросхем РВ SRAM составляет 4,5-8 нс. Но, как и в случае Sync Вurst SRAM, этот параметр не является временем доступа в чистом виде (не следует забывать о двух-трех тактах в первой передаче), а отражает появление действительных данных относительно очередного перепада сигнала синхронизации. Интерфейс РВ SRAM аналогичен интерфейсу Sync Вurst SRAM.

Рис. 5.25. Временные диаграммы чтения синхронной статической памяти

Естественно, что цена синхронной памяти выше, чем асинхронной. эффективные области применения описанных разновидностей статической памяти во вторичном кэше поможет определить табл. 5.22.

Таблица 3.22. Параметры пакетных циклов SRAM*

Частота шины, МГц	Async SRAM	Sync Burst SRAM	РВ SRAM
Цикл	тac, нс	Цикл	ТKQ, нс	Цикл	ТKC , нс
33	2-1-1-1	15	2-1-1-1		3-1-1-1
50	3-2-2-2	20	2-1-1-1	13,5	3-1-1-1
60	3-2-2-2	17	2-1-1-1	10	3-1-1-1
66	3-2-2-2	15	2-1-1-1	8,5	3-1-1-1	15
75			3-2-2-2		3-1-1-1	13
83			3-2-2-2		3-1-1-1	12
100			3-2-2-2		3-1-1-1	10
133			3-2-2-2		3-1-1-1	7,5

o  *Для разных типов памяти быстродействие указывается различными способами:

ТAC — время доступа,

ТKQ — задержка данных относительно синхронизирующего перепада,

ТKC — минимальный период тактовых импульсов.