. Программируемые логические интегральные схемы ( часть I ) (стр. 9 )

Входы	Выходы
enable	data[lpm_width-1 .. 0]	eq[lpm_decodes-1 .. 0]
0	x	0
1	lpm_decodes-1	1
1	lpm_decodes-2	0
. . .	. . .	. . .
1	1	0
1	0	0

Дешифратор нормально функционирует при неподключенном входе enable.

Потребляемые модулем lpm_decode ресурсы: одна логическая ячейка на один выход при количестве выходов до 16 и две логические ячейки на один выход при большем количестве выходов.

4. Лабораторные работы

4.1. Знакомство с пакетом Quartus II

Цель работы – приобретение начальных навыков работы в пакете Quartus II на примере подготовки схемного проекта простого комбинационного устройства. В качестве примера устройства используется двоичный дешифратор 3 на 8. При выполнении задания необходимо пользоваться сведениями, приведенными в разделе 1.

Задание

1. Подготовить проект на основе конструкторского файла *.bdf, реализующий двоичный дешифратор 3 на 8. Таблица функционирования дешифратора приведена ниже (табл. 4.1).

Таблица 4.1

Таблица истинности двоичного дешифратора 3 на 8

Входы	Выходы
X2	X1	X0	f7	f6	f5	f4	f3	f2	f1	f0
0	0	0	0	0	0	0	0	0	0	1
0	0	1	0	0	0	0	0	0	1	0
0	1	0	0	0	0	0	0	1	0	0
0	1	1	0	0	0	0	1	0	0	0
1	0	0	0	0	0	1	0	0	0	0
1	0	1	0	0	1	0	0	0	0	0
1	1	0	0	1	0	0	0	0	0	0
1	1	1	1	0	0	0	0	0	0	0

2. Осуществить компиляцию проекта в применении к микросхеме EPM3032ALC44-10 семейства MAX3000A. Сформировать список цепей для функционального моделирования.

3. Подготовить файл временных диаграмм для моделирования, обеспечивающий демонстрацию всех состояний дешифратора. Осуществить функциональное и временное моделирование дешифратора и произвести измерение максимальной временной задержки установления выходного сигнала относительно фронтов изменения входных сигналов.

4. Ознакомиться с данными отчета Quartus II об использованных в проекте аппаратных ресурсах и назначении выводов микросхемы.

Содержание отчета о работе. Отчет должен содержать заголовочную часть с названием работы, фамилиями и именами исполнителей, номером учебной группы, датой выполнения работы. В содержательную часть необходимо включить фрагмент схемы проекта с изображением реализации не менее двух выходных функций дешифратора, список назначения всех выводов микросхемы, данные о временной задержке установления выходных сигналов.

Вопросы для защиты

1. Основные классы электронных приборов, предназначенных для разработки цифровых устройств. Особенности различных классов.

2. Особенности архитектур ПЛИС (CPLD, FPGA, SOPC).

3. Архитектура макроячейки CPLD на примере MAX3000A.

4. Последовательность операций разработки устройства на основе схемного способа ввода функционально-логического описания.

5. Примитивы логических функций САПР Quartus II (названия, условные обозначения, отечественные обозначения, функционирование).

6. Примитивы выводов САПР Quartus II (названия, условные обозначения, назначение, особенности применения).

4.2. Разработка последовательностного устройства

Цель работы – развитие навыков работы в пакете Quartus II на примере моделирования простого последовательностного устройства. В качестве примера устройства используется восьмиразрядный регистр сдвига с параллельной загрузкой. При выполнении задания необходимо пользоваться сведениями, приведенными в разделе 1.

Задание

1. Подготовить проект на основе конструкторского файла *.bdf, реализующий восьмиразрядный регистр сдвига с синхронной параллельной загрузкой. Устройство должно иметь восемь входов данных, один вход синхронизации, один вход разрешения параллельной загрузки и один выход для последовательных данных. Параллельная загрузка должна осуществляться по положительному фронту синхроимпульсов при активном сигнале разрешения загрузки. При неактивном сигнале разрешения загрузки данные из регистра должны поразрядно поступать на выход – по одному биту на каждый положительный фронт синхроимпульса. Последовательные данные должны передаваться "младшим битом вперед".

2.C помощью функционального моделирования продемонстрировать работоспособность разработанного устройства в применении к микросхеме EPM3032ALC44-10 семейства MAX3000A. Установить максимально возможную частоту синхронизации разработанного регистра.

3. Откомпилировать проект в применении к любой микросхеме семейства FLEX10K и повторить для нового варианта пункт 2. Сравнить полученные результаты c данными для микросхемы EPM3032ALC44-10.

Содержание отчета. Отчет должен содержать заголовочную часть (см. раздел 4.1). В содержательную часть необходимо включить фрагмент схемы регистра с изображением реализации не менее двух разрядов и временные диаграммы, демонстрирующие работу регистра.

Вопросы для защиты

1.  Примитивы буферов САПР Quartus II (названия, условные обозначения, назначение выводов, функционирование).

2.  Примитивы триггеров САПР Quartus II (названия, условные обозначения, назначение выводов, функционирование).

3.  Внутренняя структура ПЛИС семейства FLEX10K.

4.  Внутренняя структура логического блока микросхем FLEX10K.

5.  Внутренняя структура логического элемента FLEX10K.

6.  Назначение функционального моделирования.

4.3. Знакомство с языком описания аппаратуры AHDL

Цель работы – освоение метода ввода функционально-логического описания проекта с помощью языка AHDL. В качестве примеров разрабатываемых устройств используются двоичный дешифратор (см. п. 4.1) и многоразрядный сумматор. При выполнении задания необходимо пользоваться сведениями, приведенными в разделах 1 и 2.

Задание

1. Подготовить проект на основе текстового конструкторского файла *.tdf (AHDL file), реализующего двоичный дешифратор, рассматриваемый в работе 4.1. Для описания логики функционирования дешифратора использовать оператор truth table. При описании проекта использовать те же имена портов, что и в работе 4.1.

2. Осуществить компиляцию проекта в применении к микросхеме EPM3032ALC44-10 семейства MAX3000A, сформировать список цепей для функционального моделирования и, используя файл *.vwf из работы 4.1 и дав ему имя нового проекта, провести моделирование дешифратора.

3. Подключить плату с микросхемой EPM3032ALC44-10 к устройству ByteBlaster MV и блоку питания. Осуществить конфигурирование микросхемы. Убедиться в работоспособности аппаратного дешифратора.

4. Изменить таблицу истинности дешифратора по указанию преподавателя. Повторить пункты 2 и 3 для новой конфигурации.

5. Подготовить проект с текстовым описанием, реализующий универсальный многоразрядный сумматор. Для задания разрядности сумматора использовать параметр. Логику функционирования сумматора описать с помощью логического уравнения на основе арифметической операции сложения для двух операндов в виде групп.

6. Откомпилировать проект и проверить моделированием работоспособность сумматора в применении к микросхеме семейства, указанного преподавателем. Установить максимальную величину задержки формирования суммы для трех вариантов разрядности: 8, 16, 32.

Содержание отчета. Отчет должен содержать заголовочную часть (см. раздел 4.1). В содержательную часть необходимо включить текст конструкторских файлов и временные диаграммы, демонстрирующие функционирование 32-разрядного сумматора с максимальным значением задержки формирования суммы, а также диаграмму зависимости величины максимальной задержки от разрядности сумматора.

Вопросы для защиты

1.  Языки описания аппаратуры. Преимущества и недостатки.

2.  Язык AHDL, основные типы данных.

3.  Язык AHDL, логические уравнения.

4.  Язык AHDL, логические операторы.

5.  Язык AHDL, арифметические операции в логических выражениях.

6.  Структура конструкторского файла на языке AHDL.

4.4. Модульный проект на языке AHDL

Цель работы – освоение методики использования библиотечных модулей в текстовом описании на языке AHDL. В качестве примера устройства используется контроллер шины ISA. При выполнении задания необходимо пользоваться сведениями, приведенными в разделах 1, 2 и 3.

Задание

1. Подготовить проект на основе текстового конструкторского файла *.tdf, реализующий контроллер шины ISA.

Контроллер должен содержать два 8-разрядных регистра с последовательно расположенными адресами. Регистр A должен обеспечивать хранение данных до очередного цикла записи по его адресу. Регистр B – хранить данные, поступающие с внешних входных выводов, и в цикле чтения по своему адресу выставлять их на линии данных шины. В контроллер должны поступать следующие сигналы с шины:

·  AEN – сигнал, блокирующий дешифратор адреса в циклах DMA;

·  IOWR# - сигнал записи данных в устройства ввода/вывода;

·  IORD# - сигнал чтения данных из устройств ввода/вывода;

·  SA[9..0] – сигналы адресных линий;

·  SD[7..0] – сигналы линий данных;

·  SYSCLK – сигнал синхронизации шины (меандр 8 МГц).

Кроме сигналов шины на внешние 8 входов контроллера поступают данные для хранения в регистре B.

Контроллер должен обеспечивать запись данных с линий SD[] в регистр A по возрастающему фронту сигнала SYSCLK при неактивном сигнале AEN, наличии на линиях SA[] адреса регистра A и активизации сигнала IOWR#. После перехода сигнала IOWR# в неактивное состояние данные в регистре A не должны меняться до следующего цикла записи.

При неактивном сигнале AEN, наличии на линиях SA[] адреса регистра B и активизации сигнала IORD# выходы регистра B должны подключаться к линиям SD[] шины. В период активности сигнала IORD# данные в регистре B не должны меняться. При отсутствии адреса регистра B и активного сигнала IORD# линии соединения регистра с шиной должны быть в третьем состоянии со стороны шины. Запись данных в регистр B с внешних входов должна осуществляться при каждом положительном фронте сигнала SYSCLK.

При реализации проекта следует использовать описанные в разделе 3 модули библиотеки фирмы Altera.

2. Откомпилировать проект в применении к указанной преподавателем микросхеме и путем моделирования продемонстрировать работоспособность устройства.

Содержание отчета. Отчет должен содержать заголовочную часть (см. раздел 4.1). В содержательную часть необходимо включить текст конструкторского файла и временные диаграммы, демонстрирующие функционирование контроллера.

Вопросы для защиты

1.  Назначение и оформление прототипа модуля (функции).

2.  Назначение и применение оператора parameters.

3.  Объявление экземпляров модулей и обращение к входным и выходным портам в логическом разделе конструкторского файла.

4.  Оператор include, создание включаемого файла (*.inc).

5.  Преимущества и недостатки модулей lpm_decode и lpm_compare.

6.  Язык AHDL, группы узлов: виды, особенности применения.

Библиографический список

1. Угрюмов схемотехника. СПб.: БХВ – Санкт-Петербург, 20с.

2. Антонов описания цифровых устройств AlteraHDL: Практический курс. М.: ИП РадиоСофт, 20с.

3. , , Филиппов автоматизированного проектирования фирмы Altera MAX+plus II и Quartus II. Краткое описание и самоучитель. М.: ИП РадиоСофт, 20с.

4. , , Угрюмов систем на микросхемах программируемой логики. СПб.: "БХВ-Петербург", 20с.

5. EDA. Практика автоматизированного проектирования радиоэлектронных устройств. М.: Издательство "Нолидж", 20с.

6. Бибило языка VHDL. М.: СОЛОН-Р, 20с.

А ш и х м и н Александр Степанович

Программируемые логические интегральные схемы (часть I)

Мангутова

Макушина

Подписано в печать 20.07.05 Формат бумаги 60 х 84 1/16.

Бумага газетная. Печать трафаретная. Усл. печ. л. 5,5.

Уч.-изд. л. 5,5. Тираж 30 экз. Заказ

Рязанская государственная радиотехническая академия.

Рязань, ул. Гагарина, 59/1.

Редакционно-издательский центр РГРТА.