Схемотехника ЭВМ

Схемотехника ЭВМ

Глава 1. Электронные компоненты

1.1. Полевые транзисторы

1.2. Биполярные транзисторы

1.3. Схемы включения биполярного транзистора

Глава 2. Логические элементы

2.1. Логические элементы на биполярных транзисторах

2.2. Логические элементы на комплементарных МОП транзисторах (КМДП)

2.3. Триггеры

Глава 3. Логические блоки

3.1. Узлы цифровых устройств

3.2. Регистры

3.3. Счетчики

3.4. Дешифраторы и шифраторы

3.5. Мультиплексоры

3.6. Сумматоры

3.7. Преобразователи кодов

3.8. Ячейки запоминающих устройств

3.9. Программируемые вентильные матрицы (FPGA)

3.10. Программируемые логические интегральные схемы типа CPLD

Глава 4. Аналоговые схемы

4.1. Усилители постоянного тока

4.2. Дифференциальный усилитель

4.3. Операционные усилители

4.4. Аналого-цифровые преобразователи

4.5. Компаратор

Глава 1. Электронные компоненты

Полевые транзисторы

Полевые транзисторы основаны на управлении током в выходной цепи с помощью электрического поля, создаваемого входным напряжением. Различают полевые транзисторы с управляющим р-п—переходом и полевые транзисторы с изолированным затвором. Последние получитли преимущественное распространение и называются МОП- (металл-окисел-полупроводник) или МДП-транзисторами (металл-диэлектрик-полупроводник). Современные интегральные микросхемы строятся на МОП-транзисторах.

Каналом называется та часть структуры полевого транзистора, через которую протекает управляемый ток. Электрод, из которого в канал входят носители заряда, называют истоком; электрод, через который из канала уходят носители заряда, — стоком; электрод, служащий для регулирования поперечного сечения канала, — затвором.

Полевой транзистор с управляющим р-п- переходом — это полевой транзистор, затвор которого отделен в электрическом отношении от канала закрытым р-п — переходом. Если затвор есть р-область, а канал n-область, то при подключении к затвору отрицательного, а к стоку положительного напряжения переход закрыт, а в канале возникает электрический ток, создаваемый движением электронов от истока к стоку, т. е. основными носителями заряда. Движение носителей заряда происходит не через переход, а вдоль электронно-дырочного перехода.

Рис. 1. Структура МОП-транзистора с индуцированным n-каналом

Полевой транзистор с изолированным затвором — это полевой транзистор, затвор которого отделен в электрическом отношении от канала слоем диэлектрика. Полевой транзистор с изолированным затвором формируется в полупроводниковой P-подложке, в которой созданы n-области истока и стока. Между ними над подложкой размещается металлический затвор, отделяемый от подложки слоем диэлектрика SiO2 (рис. 1).

Существуют МДП-транзисторы с индуцированным и со встроенным каналами.

В МДП-транзисторах с индуцированным каналом последний появляется только при подаче на затвор положительного напряжения, превышающего некоторое пороговое напряжение Uпор. Образуется электрическое поле, отталкивающее дырки из прилегающей к затвору области подложки, что приводит к образованию n-канала (в случае n-подложки подается отрицательное напряжение и образуется р-канал). Так как появление и рост проводимости индуцированного канала связаны с обогащением его основными носителями заряда, то считают, что канал работает в режиме обогащения.

В МДП—транзисторах со встроенным каналом проводящий канал создается при изгготовлении транзистора. Током стока можно управлять, изменяя значение и полярность напряжения между затвором и истоком. При некотором положительном напряжении затвор — исток транзистора с р — каналом или отрицательном напряжении транзистора с n - каналом ток в цепи стока прекращается. Это напряжение называют напряжением отсечки Uотс. МДП—транзистор со встроенным каналом может работать как в режиме обогащения, так и в режиме обеднения канала основными носителями заряда.

Вольт–амперные характеристики МОП-транзистора с встроенным каналом представлены на рис. 2.

Усилительные свойства полевого транзистора характеризуются крутизной S переходной вольт-амперной характеристики, определяемой как отношение изменения тока стока к изменению напряжения на затворе при коротком замыкании по переменному току на выходе транзистора в схеме с общим истоком.

Рис. 2. Вольт-амперные характеристики МОП-транзистора с встроенным n-каналом

Напряжение на подложке относительно истока должно иметь такую полярность, чтобы р-п переход исток — подложка всегда был закрыт. При этом р-п переход канал—подложка может быть использован как затвор полевого транзистора с управляющим р-п переходом.

В 2008 г. появились сообщения о новом неполупроводниковом транзистре. Это графеновый транзистор. Графен, являясь формой графита, состоит из одного слоя атомов углерода, выстроенных в виде гексагональной решетки, аналогичной мелкой проволочной сетке атомарного масштаба. Ключевое преимущество графена — в очень высокой скорости распространения электронов в этом материале, что является необходимым условием создания быстродействующих высокопроизводительных транзисторов. Исследователи обнаружили зависимость увеличения рабочей частоты транзистора от уменьшения его размеров. Пока рекордной для графенового транзистора является тактовая частота 26 ГГц, при этом длина затвора транзистора составляет 150 нм. Улучшение диэлектрических свойств затвора и уменьшение его длины до 50 нм позволят достичь терагерцовых рабочих частот.

Биполярные транзисторы

Биполярный транзистор — полупроводниковый прибор с расположенными на близком расстоянии друг от друга параллельными p-n—переходами. Структура интегрального биполярного n-p-n транзистора представлена на рис. 1, там же показано условное изображение транзистора на электрических схемах.

Рис. 1. Структура интегрального биполярного n-p-n транзистора

Транзистор состоит из эмиттерной, базовой и коллекторной областей. Толщина базовой области транзистора должна быть заметно меньше диффузионной длины неосновных носителей заряда, тогда большая часть неосновных (для базы) носителей, инжектированных эмиттером, не успеет рекомбинировать при диффузионном перемещении к коллектору.

В p-n переходе имеется область пространственного заряда, причем электрические поля в эмиттерном и коллекторном переходах направлены так, что для p-n-p транзистора базовая область создает энергетический барьер для дырок, стремящихся перейти из эмиттера в базу, для n-p-n транзистора базовая область создает аналогичный барьер для электронов эмиттерной области. При отсутствии внешнего смещения на переходах потоки носителей заряда через переходы скомпенсированы и токи через электроды транзистора отсутствуют.

В активной области работы транзистора эмиттерный переход смещен в прямом направлении, коллекторный в обратном. В этой области транзистор работает в режиме усиления входного сигнала. Приложенное к эмиттерному переходу смещение уменьшает потенциальный барьер и из эмиттера в базу инжектируются дырки (в p-n-p транзисторе) или электроны (в n-p-n транзисторе). Инжектированные носители проходят через слой базы и достигают коллектора. Между базой и коллектором для неосновных носителей барьера нет, поэтому дошедшие до коллектора носители заряда выбрасываются в коллекторную область и создают коллекторный ток. Поскольку большинство неосновных носителей не успевает рекомбинировать, основная часть инжектированных эмиттером носителей достигает коллектора. В то же время мощность, затраченная во входной эмиттерной цепи на создание тока, меньше мощности, которая выделяется в выходной коллекторной цепи, что обусловливает усиление мощности.

Поскольку коллектор смещен в обратном направлении высота энергетического барьера для основных носителей в базе и коллекторе велика и их инжекция через коллекторный переход отсутствует. Через коллекторный переход могут проходить только потоки неосновных носителей заряда, перемещению которых не препятствует поле области пространственного заряда.

Усиление транзистора оценивают коэффициентом α, связывающим ток эмиттера Iэ и ток коллектора Iк:

Iк = α Iэ

Коэффициент α называют коэффициентом усиления тока в схеме с общей базой. Численное значение коэффициента α близко к единице (0.9 — 0.999). Чаще пользуются коэффициентом усиления тока в схеме с общим эмиттером

B = α / (1  α)

Кроме активной области работы возможны:

·  режим насыщения (оба перехода открыты), который используется в переключательных схемах вычислительной техники и цифровой автоматики,

·  закрытая область (оба перехода заперты),

·  инверсная активная область (коллекторный переход открыт, эмиттерный заперт, в которую транзистор может попадать во время переходных процессов.

При моделировании электронных схем на биполярных транзисторах преимущественно используются модель Эберса-Молла и модель Гуммеля-Пуна.

Схемы включения биполярного транзистора

Различают схемы включения биполярного транзистора с общей базой (ОБ), общим эмиттером (ОЭ) и общим коллектором (ОК).

На рис. 1 показаны схемы включения транзистора (E - напряжение питания, Rн - сопротивление нагрузки).

Рис. 1. Схемы включения транзистора

Глава 2. Логические элементы

Логические элементы на биполярных транзисторах

На рис. 1 представлена конструкция интегрального n-p-n транзистора.

Рис. 1. Интегральный транзистор

Принципиальная схема типового элемента 2И-НЕ диодно-транзисторной логики (ДТЛ) приведена на рис. 2. Если хотя бы на одном из входов (число которых может быть более двух) появляется уровень 0 (низкое напряжение), то соответствующий входной диод открывается и сигнал низкого напряжения практически закрывает транзистор Т1. При этом Т3 будет закрыт, а Т2 открыт и на выходе установится уровень 1 (высокий уровень). Для получения на выходе уровня 0 нужно, чтобы все входные диоды были закрыты, т. е. на входах должны быть уровни 1.

Рис. 2. Принципиальная схема ДТЛ

Принципиальная схема типового элемента 2И-НЕ транзисторно-транзисторной логики (ТТЛ) приведена на рис. 3. В отличие от схемы ДТЛ роль входных диодов выполняют эмиттерные переходы многоэмиттерного транзистора Т1.

Рис. 3. Принципиальная схема ТТЛ

Принципиальная схема типового элемента 2ИЛИ-НЕ эмиттерно-связанной логики (ЭСЛ) приведена на рис. 4. При подаче хотя бы на один из входов (число которых может быть более двух) уровня 1 (высокий уровень напряжения) соответствующий трназистор открывается, а Т3 закрывается. Эмиттерный повторитель на транзисторе Т6 повторяет на выходе 1 установившийся низкий уровень напряжения с коллектора открывшегося входного транзистора. На выходе 2 появляется инвертированный выходной сигнал.

Рис. 4. Принципиальная схема ЭСЛ

Логические элементы на комплементарных МОП транзисторах (КМДП)

Схемы на комплементарных транзисторах строятся на основе МОП транзисторов с n - и p-каналами. В состоянии логической единицы верхний транзистор открыт, а нижний закрыт, на выходе — высокий потенциал. В состоянии логического нуля наоборот — открыт нижний транзистор, а закрыт верхний, на выходе потенциал, близкий к нулю В статическом состоянии ток в ключе отсутствует. Потребление тока происходит только во время переходных процессов. Этим током производится перезаряд паразитной ёмкости нагрузки. Простейший логический элемент — это инвертор (рис. 1).

Рис. 1. Принципиальная схема инвертора

На рис. 2 показана конструкция (профиль) инвертора на КМДП-транзисторах.

Рис. 2. Конструкция инвертора на КМДП-транзисторах

Схема логического элемента 2И-НЕ на КМДП транзисторах приведена на рис. 3.

Рис. 3. Принципиальная схема элемента 2И-НЕ

В схеме рис. 3 на выходе будет низкий потенциал, если на оба входа поданы сигналы единицы (высокий уровень), так как оба p-МДП транзистора будут закрыты.

Логический элемент 2ИЛИ-НЕ (рис. 4), выполненный на КМДП транзисторах, представляет собой параллельное соединение ключей. Если же хотя бы на одном из входов будет присутствовать уровень логической единицы, то верхнее плечо будет закрыто и на выходе установится низкий потенциал.

Рис. 4. Принципиальная схема элемента 2ИЛИ-НЕ

Список литературы

1. http://www. neic. nsk. su/~mavr/digital/CMOS. htm

Триггеры

Триггер – запоминающее устройство для хранения одного бита информации.

Рис. 1. Обозначение RS-триггера

RS-триггер имеет входы S и R. Вход S (Set) -установка единицы, т. е. при S=1 триггер переходит (или подтверждает) единичное состояние Q=1. Вход R (Reset) — очистка, т. е. при R=1 и S=0 триггер переходит (или подтверждает) нулевое состояние Q=0. Входная комбинация R=1 и S=1 в RS-триггере запрещена (приводит к неопределенному состоянию триггера), а в E-, R - и S-триггерах разрешена (в E-триггере не вызывает изменения состояния, в R-триггере приводит к состоянию 0, в S-триггере — к состоянию 1). JK-триггер отличается от RS-триггера тем, что при комбинации S=1 и R=1, триггер инвертирует свое состояние.

В синхронном RS-триггере имеется тактовый (или синхро-) сигнал С. Переходы в новое состояние возможны только при C=1. В асинхронном триггере тактовый сигнал отсутствует.

Т-триггер имеет счетный вход T, приход на который сигнала Т=1 меняет состояние триггера на противоположное.

Рис. 2. Обозначение Т-триггера

Схема синхронного RS-триггера на элементах И-НЕ показана на рис. 4, а на элементах ИЛИ-НЕ — на рис. 4.

Рис. 3. RS-триггер на элементах И-НЕ

Рис. 4. RS-триггер на элементах ИЛИ-НЕ

D-триггер (триггер задержки) хранит состояние, задаваемое входным сигналом и после его снятия.

Схема D-триггера приведена на рисунке 5 вместе с его условным обозначением.

Рис. 5.  D-триггер

При С=0 состояние триггера изменяться не будет какой бы ни был сигнал на входе D, т. к. на выходах элементов DD2.1, DD2.2 будут сигналы логических нулей. При С=1 и D=1 на выходе элемента DD2.1 появится сигнал логического нуля, а на прямом выходе D-триггера – сигнал логической единицы. При С=1 и D=0 сигнал логического нуля появится на выходе элемента DD2.2, на инверсном выходе D-триггера установится логическая единица, а на прямом выходе –логический нуль. Таким образом, D-триггер воспринимает информацию с входа D и передает ее на выход Q при C=1, и затем хранит ее сколько угодно долго (пока подключен источник питания) при С=0. Т. е. мы имеем ячейку памяти для хранения 1 бита информации.

DV-триггер – это синхронный D-триггер, который при V =1 работает как D-триггер, а при V=0 просто сохраняет прежнее значение (хранит информацию).

Двухтактные триггеры (рис. 6) используются в сдвиговых регистрах. Двухтактовые триггеры, обладающие свойством внутренней задержки и обычно строятся по схеме M-S (M-Master основная ступень и S-Slave - вспомогательная ступень): по переднему фронту синхросигнала С входной код запоминается в первую ступень M, по заднему фронту переписывается во вторую ступень S.

Рис. 6. Двухтактный JK-триггер

Глава 3. Логические блоки

Узлы цифровых устройств

Функциональные узлы цифровых логических устройств разделяются на комбинационные схемы и последовательностные схемы. Комбинационными называются логические устройства, выходные сигналы которых в любой дискретный момент времени однозначно определяются логическими сигналами, имеющимися на их входах в тот же момент времени.

В составе функциональных узлов последовательностного типа имеются элементы памяти. Поэтому эти устройства также называются автоматами с памятью или просто цифровыми автоматами (ЦА). Выходные сигналы последовательностных устройств определяются не только сигналами, имеющимися на входах ЦА в данный момент времени, но и зависят от исходного состояния элементов памяти.

Среди комбинационных устройств на практике наиболее широко используются типовые функциональные узлы: шифраторы, дешифраторы, мультиплексоры, демультиплексоры, компараторы, преобразователи кодов, схемы контроля,сумматоры и т. д.

Регистры

Регистр — последовательностная схема, предназначенная для приема, хранения и выдачи информации. Условное обозначение трехразрядного регистра показано на рис. 1

Рис. 1. Обозначение трехразрядного регистра

Регистры – наиболее распространенные функциональные узлы ЭВМ, предназначенные для приема, хранения и выдачи информации (кода числа, слова или части слова). Кроме того, регистры служат для выполнения операций сдвига слова влево или вправо на требуемое число разрядов. На регистрах также осуществляются преобразования последовательного кода в параллельный и наоборот, а в отдельных случаях выполняются поразрядные операции:

- логическое сложение;

- логическое умножение и сложение по модулю два.

На практике широко применяются регистры с мультиплексными входами, обладающие возможностью приема информации от нескольких источников, т. е. с разных направлений в зависимости от управляющих сигналов на его входе.

Существует большое разнообразие регистров, которые отличаются друг от друга способом приема (записи) информации, синхронизацией и т. д.

Как правило, в ЭВМ используются синхронные регистры, работающие в определенной системе синхронизации и принимающие информацию только при наличии тактирующего(их) сигнала(ов).

В зависимости от выбранной системы синхронизации (однотактной и многотактной) регистры проектируются на различных по структуре триггерах. Для работы в двух- или многотактной системе синхронизации обычно используются одноступенчатые триггеры, управляемые уровнем тактирующего сигнала (импульса). В регистрах с однотактной синхронизацией используются двухступенчатые триггеры с внутренней задержкой, переключаемые фронтом тактирующего импульса. Обычно регистры строятся на основе триггеров D-, DV-, RS - и JK-типов, число которых соответствует числу разрядов в слове, которое хранится в регистре. В регистрах применяются также вспомогательные схемы на логических элементах, которые обеспечивают выполнение различных операций: приема, сдвига и выдачи информации и т. д.

Основным классификационным признаком, по которому различаются регистры, является способ записи информации в регистр. Согласно этому признаку регистры делятся на параллельные, последовательные и параллельно-последовательные.

В параллельных регистрах, которые служат для хранения информации, запись и выдача слов осуществляются одновременно по всем разрядам. На них выполняются также поразрядные логические операции над словами.

В последовательных регистрах запись слова осуществляется последовательно, разряд за разрядом, начиная с младшего или старшего разряда, путем последовательного сдвига кода тактирующими импульсами. Поэтому они называются сдвигающими регистрами. Сдвигающие регистры делятся на простые и реверсивные.

Параллельно-последовательные регистры имеют входы как для параллельного, так и для последовательного приема кода слова. На них также выполняется преобразование параллельного кода в последовательный и наоборот.

В зависимости от количества каналов, по которым поступает информация на входы разрядных триггеров, регистры делятся на однофазные и парафазные. В парафазных регистрах информация на каждый разряд поступает по двум каналам (прямому и инверсному). В однофазных регистрах информация поступает на каждый разряд только по одному каналу (прямому или инверсному). Парафазные регистры выполняются на триггерах RS - или JK-типов, а однофазные – на основе триггеров типа D.

Параллельные регистры состоят из N-триггеров, не связанных между собой, где N – количество разрядов регистра. На рис. 2 показана схема параллельного регистра на синхронных RS-триггерах с цепями однофазной записи и парафазной выдачи N-разрядного слова. Запись слова в регистр осуществляется в два этапа (такта).

Рис. 2. Параллельный регистр на RS-триггерах с однофазным приемом информации

На первом этапе тактирующим импульсом на шине синхронизации С осуществляется гашение старой информации, которая хранится в регистре, т. е. все триггеры регистра устанавливаются в состояние логического нуля (“0”). Для этого на шину приема П подается сигнал “0”, а на шину гашения Уст“1” – единичный сигнал (“1”). На втором этапе на шины П и Уст“0” подаются сигналы “1” и “0”, соответственно и тактирующим импульсом осуществляется запись слова А параллельным кодом. При этом в разрядах, где аi = 1, триггеры устанавливаются в единичное состояние, а в разрядах, где ai = 0, состояние триггеров с однофазным приемом информации не изменяется. Для выдачи N-разрядного слова в парафазном коде на шину В подается единичный сигнал.

На практике широко применяются регистры, в которые запись информации происходит за один тактовый импульс, без предварительного сброса регистра в ноль. В качестве примеров на рис. 3 показаны схемы регистров с парафазным и однофазным приемами информации, выполненные на синхронных триггерах, соответственно RS - и D-типов. Эти регистры отличаются наиболее простой организацией процесса параллельной записи информации и не требуют дополнительной схемы приема на логических элементах, как это имеет место в регистре, рассмотренном выше. Запись информации в эти регистры по сравнению с регистрами на рис. 2 осуществляется примерно в два раза быстрее. Время записи (tзп), параллельного кода слова фактически определяется задержкой переключения одного триггера (tт), т. е. tзп = tи tт, где tи – длительность синхронизирующего тактового импульса.

Рис. 3. Параллельные регистры с парафазным (а) и однофазным (б) приемом информации

Сравнивая однофазные и парафазные параллельные регистры, необходимо отметить, что однофазные регистры являются более экономичными по числу входов, что создает благоприятные условия для сокращения количества выводов при проектировании СБИС.

Таким образом, в параллельный регистр ввод (запись) и вывод (считывание) информации производятся параллельным кодом. Считывание производится в прямом или обратном коде.

Выполнение логических операций на регистрах

В процессе передачи информации из одного регистра в другой на регистрах можно выполнить следующие операции:

– логическое сложение (ЛС);

– логическое умножение (ЛУ);

– сложение по mod 2 (СЛ.2).

Логическое сложение выполняется при подаче управляющего сигнала “ЛС” (рис. 4).

При этом имеется в виду, что первое слагаемое уже находится в регистре, а второе – через элементы ЛЭ-1 подается на вход S каждого триггера. В результате i-разряд регистра остается в единичном со-стоянии, если хотя бы один из слагаемых равен единице. Аналогично выполняется операция логического умножения под действием управляющего сигнала “ЛУ”. Здесь второе слагаемое через элемен-ты ЛЭ-2 подается на вход R. Поэтому разряды регистра остаются в нулевом состоянии, когда хотя бы один из переменных равен нулю.

Рис. 4. Выполнение логических операций на регистрах

При выполнении операции сложения “Сл 2” второе слагаемое поступает на счетный вход триггеров каждого разряда регистра. Первое слагаемое в регистр записывается с помощью управляющих сигналов в следующей последовательности:

– на входах x1, x2, …, xn устанавливается сигнал “1”;

– осуществляется сброс всех разрядов регистра с помощью управляющего сигнала ЛУ;

– производится занесение информации управляющим сигналом ЛС.

В сдвиговых регистрах дополнительно осуществляется сдвиг кодов. Обычно для каждого разряда кода в регистре имеется триггер. С помощью дополнительных логических элементов возможно также выполнение поразрядных логических операций дизъюнкции, конъюнкции, сложение по модулю 2.

На рис. 5 показана схема простейшего сдвигающего регистра на D-триггерах.

Рис. 5. Схема сдвигающего регистра

Счетчики

Счетчик — логический блок для подсчета суммы или разности числа импульсов, поступивших на последовательный вход устройства.

Двоичные счетчики реализуются на базе синхронных триггеров с внутренней задержкой T-, TV-, D-, DV-, RS - и JK-типов, выполненных по схеме M-S или трех триггеров (с динамическим управлением). Наиболее простую структуру имеют двоичные счетчики с последовательным переносом, которые также называются асинхронными. В таких счетчиках импульс счета подается только на вход триггера 0-младшего разряда, а на вход каждого i-го триггера в последующих разрядах поступает сигнал переноса Pi, снимаемый с выхода триггера предшествующего i-1-го разряда. В результате этого при изменении состояния счетчика переключение разрядных триггеров происходит последовательно во времени. При построении схем двоичных счетчиков с модулем Ксч = 2N используется N триггеров с внутренней задержкой, соединенных между собой последовательно цепями переноса.

Схема двоичного счетчика (суммирующего) на D триггерах показана на рис. 1.

Рис. 1. Двоичный счетчик на D триггерах

Сущность работы счетчика рис. 1 поясняют временные диаграммы рис. 2

Рис. 2. Временные диаграммы работы счетчика

Дешифраторы и шифраторы

Дешифратор (декодер) — устройство для декодирования сообщений. В вычислительной технике дешифратор — логический блок, имеющий n входов и m выходов. Обычно m = 2n, каждому коду на входе соответствует определенный выход. Поступающий код дешифрируется, и на соответствующем выходе появляется сигнал.

Рис. 1. Схема дешифратора на 10 выходов

Шифраторы (кодеры) выполняют обратную задачу. Пример схемы преобразования номера сигнала в двоичный код приведен на рис. 2.

Рис. 2. Схема шифратора на 8 входов

Рис. 3. Условные обозначения: а) дешифратора; б) шифратора.

Список литературы

1. Цифровая и вычислительная техника. - http://www. *****/~mavr/contCU. htm

Мультиплексоры

Мультиплексорами называются устройства (логический блок), которые позволяют подключать несколько входов к одному выходу. Демультиплексорами называются устройства, которые позволяют подключать один вход к нескольким выходам.

Рис. 1. Мультиплексор на 3 входа

Вариант мультиплексора на три входа показан на рис. 1, а условное обозначение четырехвходового мультиплексора — на рис. 2. Мультиплексор имеет адресные (управляющие) входы для управления подключением к выходу того или иного информационного входа.

Рис. 2. Мультиплексор на 4 входа

Демультиплексором называется комбинационное логическое устройство, предназначенное для управляемой передачи данных с одного информационного входа в один из нескольких выходов, в зависимости от сигналов на его адресных входах (рис. 3, где Е - синхросигнал). Таким образом, демультиплексор выполняет функцию, обратную функции мультиплексора и в общем случае имеет один информационный вход, n адресных входов и m информационных выходов.

Рис. 3. Демультиплексор

Список литературы

1. Цифровая и вычислительная техника. — http://www. *****/~mavr/contCU. htm

Сумматоры

Сумматор — логический блок для сложения двух чисел.

Схема одноразрядного комбинационного сумматора может быть реализована на двух полусумматорах, как показано на рис. 1. Полусумматор состоит из схем, реализующих операции И и исключающее ИЛИ, и имеет два входа (слагаемые) и два выхода (сумма и перенос). На рис. 1 на входы первого полусумматора подаются i-е разряды слагаемых Ai и Bi, на входы второго — сумма pi от первого полусумматора и сигнал Ci переноса единицы с соседнего младшего разряда. На выходах сумматора имеем значение суммы Si в данном разряде и сигнал переноса в соседний старший разряд Ci+1

Рис. 1. Одноразрядный комбинационный сумматор

Накапливающие сумматоры относятся к последовательностным схемам и строятся на триггерах.

Комбинационный сумматор с параллельным переносом

Комбинационный сумматор с параллельным переносом

Логическое выражение для переноса в одном разряде:

Рис. 2. 

Логические уравнения переноса в четырехразрядном сумматоре:

Рис. 3. 

Схема 4-разрядного сумматора:

Рис. 4. 

Схема ускоренного переноса:

Рис. 5. 

Список литературы

1. ОСНОВЫ ЦИФРОВОЙ ЭЛЕКТРОНИКИ. — http://www. *****/wsap/posobie/chapter2/8.htm

Преобразователи кодов

Преобразователем кода называется комбинационное устройство, предназначенное для изменения вида кодирования информации. Необходимость в преобразовании кодов связана с тем, что в цифровой системе для представления информации используется несколько разновидностей двоичного кода (прямой, обратный, дополнительный, двоично-десятичный, двоично-десятичный с избытком 3 и т. д.). Используются и другие виды кодов, позволяющие, например, при передаче информации по линиям связи уменьшать вероятность появления ошибки, обнаруживать или даже исправлять ее в дальнейшем. Примерами таких кодов являются коды, построенные по принципу 2 из 5 (в которых из пяти символов два всегда имеют единичное значение), коды с проверкой четности или нечетности, коды Хемминга.

Работа преобразователя кодов так же, как и других комбинационных устройств описывается таблицей истинности, которая устанавливает соответствие кодов, снимаемых с выхода преобразователя, кодам, подаваемым на его вход. Следует отметить, что в общем случае в таблице истинности число разрядов входного и выходного кодов может не совпадать. Важно, что таблица устана-вливает однозначное соответствие различных кодов. Таблица истинности является основанием для синтеза логической структуры конкретного преобразователя кодов.

Рассмотрим таблицу истинности (табл. 1) для преобразователя двоично-десятичного кода в десятичный. Десятичный выход, соответ-ствующий двоично-десятичному коду числа на входе, определяется наличием на нем логической 1. При этом для имеющихся безраз-личных наборов входных переменных выполняется доопределение выходных функций для получения минимизированных логических выражений.

В алгебре логики для минимизации выходных функций относительно небольшого числа входных переменных (не более 6) применяется графический метод, использующий карты Карно, который является более простым и наглядным по сравнению с алгебраическими преобразованиями. Для функций большего числа переменных можно декомпозицией выделить более простые составляющие функции с числом переменных не более 6, которые минимизируются с помощью карты Карно.

Таблица 1 

x0	x1	x2	x3	y0	y1	y1	y3	y4	y5	y6	y7	y8	y9
0	0	0	0	1	0	0	0	0	0	0	0	0
0	0	0	1	0	1	0	0	0	0	0	0	0
0	0	1	0	0	0	1	0	0	0	0	0	0	0
0	0	1	1	0	0	0	1	0	0	0	0	0
0	1	0	0	0	0	0	0	1	0	0	0	0	0
0	1	0	1	0	0	0	0	0	1	0	0	0	0
0	1	1	0	0	0	0	0	0	0	1	0	0	0
0	1	1	1	0	0	0	0	0	0	0	1	0	0
1	0	0	0	0	0	0	0	0	0	0	0	1	0
1	0	0	1	0	0	0	0	0	0	0	0	0	1

При использовании этого метода исходная функция представляется на карте Карно. Карта Карно для преобразователя двоично-десятичного кода в десятичный, полученная на основании таблицы истинности (табл. 1), и условное графическое обозначение преобразователя приведены на рис. 1.

Рис. 1. Карта Карно (а) и условное графическое обозначение преобразователя двоично-десятичного кода в десятичный (б)

Цифры в клетках карты Карно указывают номера выходных функций, принимающих значение, равное логической 1 на соответствующих наборах входных переменных. Например, на пересечении столбца с номером = 00 и строки с номером = 11 расположена клетка с номером 3, соответствующая набору переменных = 0011, т. е. минтерму , на котором функция у3 = 1. Минтермом (конституентой единицы) называется конъюнкция всех переменных, которые входят в прямом виде, если значение данной переменной в наборе равно 1, либо в инверсном виде, если значение переменной равно 0.

Как видно из рис. 1,а, минтермы, соответствующие двум соседним (в столбце и строке) клеткам карты Карно, отличаются значениями только одной переменной. На карте Карно знаком "Х" обозначены клетки, соответствующие безразличным наборам входных переменных, на которых функции не определены, т. е. эти наборы при работе данного преобразователя не реализуются. Приписав безразличным наборам значение функции, равное логической 1, можно упростить ее алгебраическое выражение. С этой целью на карте Карно пунктирными линиями обведены (графически объединены) соседние клетки (по две и четыре) в столбце и строке, представляющие один конъюнктивный член, в котором исключена общая переменная. Например, объединением минтермов, соответствующих двум соседним клеткам, расположенным на пересечениях столбца с номером 00 и строк с номерами 01 и 11, можно получить

y4 = x0x1xx + xx1xx + x1xx

Таким образом, минимизированные логические выражения выходных функций преобразователя, полученные графическим объединением клеток на карте Карно, имеют следующий вид:

y0 = xxxx; y1 = xxxx3; y2 = xx2x;

y3 = xx2x3; y4 = x1xx; y5 = x1xx3; y6 = x1x2x;

y7 = x1x2x3; y8 = x0x; y9 = x0x3.

Согласно этим выражениям, схему преобразователя кодов можно построить на логических элементах И. Для этого достаточно на их входы подать соответствующие минтермы. При необходимости выражения выходных функций могут быть преобразованы с использованием законов и правил алгебры логики к виду, соответствующему выбранному набору элементов (например, И — НЕ, ИЛИ — НЕ, И — ИЛИ — НЕ и т. д.), на которых реализуется логическая схема.

Ячейки запоминающих устройств

Пример элементарной ячейки ЗУ (статического запоминающего устройства) с произвольной выборкой показан на рис. 1. Это триггер на транзисторах Т1-Т4 с ключами Т5-Т8 для доступа к шине данных.

Рис. 1. Ячейка статического ОЗУ

В отличие от статических ЗУ, которые хранят информацию пока включено питание, в динамических ЗУ необходима постоянная регенерация информации. При этом для хранения одного бита в динамическом ЗУ нужны всего 1-2 транзистора и накопительный конденсатор (рис. 2).

Рис. 2. Запоминающая ячейка динамического ОЗУ

Естественно, что в микросхеме динамического ОЗУ есть один или несколько тактовых генераторов и логическая схема для восстановления информационного заряда, стекающего с конденсатора. Это несколько усложняет конструкцию микросхемы.

Список литературы

1. , , Курсков запоминающие устройства. — http://www. dfe. *****/koi/posob/microcpu/pam2.htm

Программируемые вентильные матрицы (FPGA)

Программируемые вентильные матрицы (FPGA) являются развитием технологической линии базовых матричных кристаллов (БМК), на основе которых создаются полузаказные БИС и СБИС. Полузаказные БИС и СБИС на основе БМК более просты в изготовлении: начальные этапы их технологии являются общими, различны они лишь на заключительных стадиях их производства. Таким образом, БМК, который называется также вентильной матрицей с масочным программированием, т. е. MPGA (Mask Programmable GAs), представляет собой стандартный полуфабрикат, который доводится до готового изделия с помощью индивидуальных межсоединений. Потребитель может реализовать на основе БМК некоторое множество устройств (БИС) определенного класса, задав для кристалла тот или иной рисунок межсоединений компонентов, что требует изготовления лишь небольшого числа фотошаблонов. При этом полуфабрикаты производятся в массовом количестве без ориентации на конкретного потребителя. Стоимость и длительность цикла проектирования полузаказных БИС на основе БМК, называемых матричными БИС (МаБИС), в сравнении с заказными СБИС сокращаются в 3–4 раза. Однако матричные БИС, по сравнению с заказными, имеют более низкое быстродействие. Кроме того, в них менее рационально используется площадь кристалла, т. к. часть элементов МаБИС оказывается избыточной (не используется в данной схеме), из-за того, что взаимное расположение элементов и пути межсоединений не являются наилучшими и, следовательно, длины связи неминимальными. Эти недостатки в определенной степени устранены в программируемых потребителем вентильных матрицах, которые топологически сходны с канальными БМК.

Основу вентильной матрицы составляет множество регулярно расположенных на кристалле базовых ячеек (БЯ), между которыми имеются свободные зоны (трассировочные каналы) для создания соединений. Базовые ячейки, называемые также логическими блоками (ЛБ), занимают внутреннюю область (ВО) кристалла, в которой они располагаются в заранее предусмотренном порядке (обычно в цепочку). В периферийной области (ПО) кристалла размещаются контактные площадки, объединенные с буферами ввода/вывода, набор схемных компонентов которых ориентирован на реализацию связей кристалла (вентильной матрицы) с внешними цепями. Базовые ячейки представляют собой набор схемных элементов (нескоммутированных и частично скоммутированных), регулярно повторяющихся на определенной площади кристалла.

Применяются следующие способы организации БЯ:

·  из элементов БЯ может быть сформирован один ЛЭ (например, И  НЕ или ИЛИ  НЕ), а для реализации более сложных функций используется несколько элементов;

·  из элементов БЯ может быть сформирован любой функцио-нальный узел (триггер, мультиплексор и т. д.), а состав элементов ячейки определяется схемой самого сложного узла.

Обычно поставщик вентильных матриц предопределяет и полностью описывает набор ЛЭ в матрице, так что разработчик осуществляет проектирование не на транзисторном, а на вентильном уровне. Далее создание СБИС с заданной структурой сводится к автоматическому выбору (с помощью САПР) надлежащих вентилей из библиотеки, размещению их на кристалле и трассировке межсоединений (определению рисунка соединений между ЛЭ).

При проектировании СБИС на основе вентильных матриц стремятся наилучшим образом сбалансировать число БЯ, трассировочные ресурсы кристалла и число контактных площадок для подключения буферов ввода/вывода. Неудачное соотношение между указанными параметрами может существенно ограничивать полноту использования ресурсов кристалла при разработке СБИС. Проектирование СБИС на основе вентильных матриц с БЯ в виде простых ЛЭ И  НЕ, ИЛИ  НЕ и т. д., широко применяемые инженерами-системотехниками, отличаются сравнительной простотой. Применение в вентильной матрице простых ЛЭ (в качестве БЯ), обладающих большой гибкостью использования, предоставляет возможность реализовать воспроизводимые функции различными способами, обеспечивающими компромиссное решение проблемы минимизации площади кристалла – повышения быстродействия. Вместе с тем данный вариант реализации БЯ вентильной матрицы имеет и недостатки: например, при надлежащем выборе базового кристалла для группы изделий снижается эффективность использования площади кристалла из-за сложности системы межсоединений, обусловленной большим числом программируемых точек связи.

Данная проблема в определенной степени может быть решена с помощью стандартных ячеек. При проектировании микросхем на основе стандартных ячеек, как и в случае вентильных матриц, предполагается наличие у разработчика предварительно разработанной и описанной библиотеки ЛЭ с заранее спроектированным рисунком внутренних меж-соединений. Однако в этом случае топология кристалла разрабатывается только после того, как схема спроектирована. В результате этого в кристалле оказывается столько элементов, контактных площадок и буферов ввода/вывода, сколько необходимо для создания данной конкретной СБИС. Изготовление СБИС на стандартных ячейках начинается с самых первых этапов технологического процесса, в то время как в случае вентильных матриц могут использоваться готовые кристаллы-полуфабрикаты уже в конце – на этапе создания соединений. Соответственно цикл изготовления для вентильных матриц на несколько недель короче, чем для схемы на стандартных ячейках. Стандартные ячейки характеризуются рядом дополнительных ограничений, например, постоянством высоты ячейки, заранее заданным расположением шин питания и тактовых сигналов и т. д. Главной причиной этих ограничений является упрощение проблемы разработки программного обеспечения САПР для размещения и трассировки. Вместе с тем успешное решение данной проблемы является чрезвычайно сложным.

В этой связи более широкое распространение получили СБИСы на основе вентильных матриц с базовыми ячейками (логическими блоками (ЛБ)), представляющими собой не простые ЛЭ, а законченные функциональные элементы. В таких вентильных матрицах в качестве БЯ (или ЛБ) могут быть использованы различные по своим типоразмерам и функциональным возможностям блоки, например, мультиплексоры, триггеры, ППЗУ и т. д. Применение в вентильных матрицах таких крупных логических блоков, реализующих более сложные функции, чем простые ЛЭ, приводит к упрощению программируемой части межсоединений. Однако для кристаллов больших размеров результаты автоматического проектирования СБИС на вентильных матрицах с применением крупных и различных по величине блоков существенно уступают результатам ручного проектирования. При этом неэффективно используется площадь кристалла (часть элементов блоков оказывается избыточной), а также происходит потеря быстродействия.

Программируемые логические интегральные схемы типа CPLD

Архитектурно CPLD состоит из программируемой матрицы соединений, множества функциональных блоков (ФБ) и блоков ввода и вывода, которые обычно расположены в периферийной области кристалла. Структурная схема CPLD приведена на рис. 1. Функциональные блоки CPLD содержат последовательно соединенные матрицы ЛЭ И и ИЛИ, а также некоторые другие элементы, расширяющие функциональные возможности.

Рис. 1. Структурная схема CPLD

Каждый элемент И (конъюнктор) имеет 2n входов, которые соединяют его со всеми n-линиями входных сигналов и их инверсиями. На выходах конъюнкторов формируются термы, которые поступает на входы элементов ИЛИ, образуя на их выходах логические функции произвольного вида. В линии связи включены программируемые ключи, с их помощью можно создать соединения элементов в схемах ФБ, и тем самым настраивать ее на реализацию конкретной системы функций с заданным числом термов и числом входных переменных.

В CPLD, в отличие от типичных для FPGA систем сегментированных линии связей различной длины, соединяемых между собой посредством программируемых ключей, используется непрерывная или одномерно непрерывная система связи. При этом все связи идентичны, что позволяет упростить проектирование и изготовление схем высокого быстродействия, а также дает возможность предсказания задержек сигналов в связях. Программируемая матрица соединений, называемая также коммутационной матрицей, позволяет соединить выход каждого ФБ. Входы ФБ связаны с горизонтальными линиями, которые пересекают все вертикальные линии коммутационной матрицы. Между этими горизонтальными и вертикальными линиями имеются программируемые точки связи, с помощью которых вход каждого ФБ может быть подключен к выходу любого другого ФБ. Таким образом, программируемая матрица соединений обеспечивает полную коммутируемость функциональных блоков. Внутри самих ФБ может быть использована локальная система коммутации.

СБИС ПЛ смешанной архитектуры (FLEX) является усовершенствованным вариантом CPLD с улучшенной архитектурой, появление в составе которого триггерной памяти конфигурации обусловлено освоением глубоко субмикронной технологии и многослойных металлизаций.

Глава 4. Аналоговые схемы

Усилители постоянного тока

Усилитель постоянного тока (УПТ) — электронный усилитель, полоса пропускания которого начинается с нулевой частоты.

Различают УПТ прямого усиления и с преобразованием по частоте. Особенность УПТ прямого усиления — между каскадами должны быть гальванические связи. Пример простого УПТ прямого усиления дан на рис. 1.

Рис. 1. Трехкаскадный УПТ

Проблемой УПТ является наличие медленного изменения выходного напряжения при отсутствии изменений на входе — так называемый дрейф нуля. Для уменьшения дрейфа нуля используют дифференциальные каскады, в которых минимизация дрейфа на выходе достигается тщательным симметрированием обоих плеч каскада.

В УПТ с преобразованием по частоте основное усиление производится на переменном токе. Для этого на входе усилителя (У) ставится модулятор (М), модулирующий колебания несущей частоты входным медленно меняющимся напряжением Uвх, подлежащим усилению. На выходе демодулятор (ДМ) выделяет усиленный полезный сигнал. Усиление сигналов переменного тока решает проблему дрейфа.

Рис. 2. Структурная схема УПТ с преобразованием по частоте

Дифференциальный усилитель

Дифференциальный усилитель — электронная схема (устройство) для усиления разности напряжений двух входных сигналов, другими словами, для усиления парафазных сигналов. Схема одного каскада дифференциального усилителя показана на рис. 1.

Рис. 1. Однокаскадный дифференциальный усилитель

Операционные усилители

Операционный усилитель (ОУ) — усилитель постоянного тока, предназначенный для выполнения операций суммирования, дифференцирования, интегрирования, инвертирования и других действий над сигналами.

Операционные усилители универсального применения должны обеспечивать значительно больший дифференциальный коэффициент усиления, чем способен дать один каскад. Поэтому обычно в схеме ОУ имеются:

·  Входной каскад, выполненный по схеме дифференциального усилителя. Благодаря тому, что выходным сигналом дифференциального каскада является разностный ток, синфазные изменения коллекторных токов входных транзисторов взаимно компенсируются, что значительно ослабляет синфазные входные сигналы.

·  Вторая ступень усиления — каскад с общим эмиттером. Для повышения входного сопротивления этого каскада на его входе включен эмиттерный повторитель.

·  Выходной каскад — двухтактный комплементарный эмиттерный повторитель.

Часто для повышения входного сопротивления на входе ОУ используют полевые транзисторы.

Рис. 1. Обозначение ОУ

Условное обозначение ОУ на схемах представлено на рис. 1.

Операционные усилители имеют очень большие значения коэффициентом усиления по напряжению и практически всегда используются с обратной связью. Коэффициент усиления схемы без обратной связи (ОС) так велик, что при наличии замкнутой петли ОС входной ток и напряжение на инвертирующем входе ОУ практически равны нулю. Поэтому в схеме рис. 2 по закону Кирхгофа

Uвх = IR1; Uвых = IR2.

Следовательно:

K =  = ,

I — ток в цепи обратной связи, K — коэффициент усиления ОУ с обратной связью.

Рис. 2. ОУ с обратной связью

Если имеется несколько входов с сопротивлениями Rj, то

Uвых = IR2, Uвхj = IjRj, I = Ij = , Uвых = R2 =KjUвхj,

т. е. ОУ становится суммирующим устройством.

Если вместо сопротивления R2 включить в цепь обратной связи емкость С, то

 = , Uвх = IR, Uвых=  Uвхdt, т. е. усилитель стал интегрирующим решающим усилителем.

Операционные усилители можно разделить на следующие группы:

·  - общего применения — наиболее многочисленная группа ОУ, универсальных по использованию, со средними значениями параметров;

·  - прецизионные, обладающие повышенной точностью установки передаточной функции, благодаря более высокому входному сопротивлению, улучшенным параметрам смещения нулевого уровня и повышенному коэффициенту усиления;

·  - быстродействующие (широкополосные), имеющие повышенную скорость увеличения выходного напряжения и малое время установления;

·  - маломощные, характеризуемые малой потребляемой мощностью, а также возможностью внешней регулировки тока смещения.

Аналого-цифровые преобразователи

Аналого-цифровой преобразователь (АЦП) — устройство, преобразующее входной аналоговый сигнал в дискретный код (цифровой сигнал). Для обратного преобразования используются цифро-аналоговые преобразователи(ЦАП).

К параметрам АЦП относится эффективная разрядность кода на выходе, называемая разрешением. Разрядность n кода связана с числом достоверных дискретных значений q соотношением q=2n. Разрешение АЦП ограничено отношением сигнал/шум входного сигнала. Разрешение может быть определено и в терминах входного сигнала и выражено в вольтах.

Компаратор

Цифровые компараторы выполняют сравнение двух чисел, представленных в двоичном коде. Число входов компаратора определяется разрядностью сравниваемых двоичных кодов чисел a и b. Цифровой компаратор имеет три выхода, на которых формируются сигналы в условиях a = b, a > b) и a < b. На рис. 1 слева показана схема одноразрядного компаратора, а справа - условное обозначение четырехразрядного компаратора.

Рис. 1. 

Компаратор аналоговых сигналов — электронная схема, принимающая на свои входы два аналоговых сигнала и выдающая логический "0" или "1", в зависимости от того, какой из сигналов больше.

Часто компараторы строятся на основе операционных усилителей, несколько реже — на основе логических элементов, охваченных обратной связью.

Рис. 2. Схема одного из первых созданных компараторов

Пример схемы компаратора на основе операционных усилителей представлен на рис. 1. Сигеалы подаются на входы дифференциального усилителя, выполненного на транзисторах VT1, VT2. Далее усиление выполняется на каскадах с транзисторами VT5 и VT6. Транзистор VТ4 нужен для управления коллекторным напряжением входного каскада. Транзистор VТ7 служит для устранения влияния нестабильности напряжения питания. На транзисторе VT8 выполненэмиттерный повторитель, передающий сигнал с коллектора VT6 на выход.

Если дифференциальное входное напряжение превышает +5...+10 мВ, то транзистор VT6 закрыт, а VT5 близок к насыщению. Выходной сигнал компаратора при этом не может превысить +4 В, так как для более положительных сигналов открывается VT7, работающий как диод, не допуская излишнего роста выходного напряжения и насыщения VТ5. При обратном знаке входного напряжения VT6 насыщается, потенциал его коллектора оказывается близок к напряжению стабилизации стабилитронов VD1 и VD2, а поэтому потенциал выхода близок к нулю.