Обзор литературы
В настоящее время существует множество САПР, с помощью которых можно разрабатывать аналоговые микросхемы. Основными производителями таких САПР являются фирмы:
1) Cadence
2) Mentor graphics
3) Synopsys
В данной дипломной работе рассматривается система геометрических ограничений, накладываемых на объекты аналоговых микросхем, производителем которой является фирма Cadence. Сравним данный продукт фирмы Cadence и аналогичные ему продукты перечисленных фирм.
1) Cadence:
Все ограничения условно можно разделить на следующие группы:
- ограничения, накладываемые на слои аналоговых микросхем
- ограничения, накладываемые на объекты аналоговых микросхем
-- ограничения, накладываемые на компоненты аналоговых микросхем
-- ограничения, накладываемые на токоведущие цепи
-- смешанные ограничения, накладываемые на комбинации компонентов и токоведущих цепей аналоговых микросхем
Эти ограничения учитываются модулем размещения и трассировки аналоговых микросхем.
Перечислим некоторые из ограничений, накладываемых на объекты аналоговых микросхем:
- symmetry (симметрия)
- alignment (выравнивание)
- cluster (наложение)
- cluster boundary (наложение с границей)
- orientation (ориентация)
- relative orientation (относительная ориентация)
- power structure (структура и расположение защитного кольца)
- diff pair (дифференциальная пара)
- shielding (экранирование)
- boundary area (габариты элементов)
- area utilization (используемая площадь)
Существующие средства проверки (Assura) не могут проверять объектные ограничения.
Программный продукт Assura является частью платформы Virtuoso и подразделятся на три основные части:
- Assura DRC
Эта программа позволяет проверять, идентифицировать и корректировать нарушения конструкторско-технологических норм. Assura DRC позволяет эффективно проверять топологии высокой сложности, в том числе и топологии со сложной иерархической структурой. Она поддерживает шаблоны правил проверки, что облегчает написание наиболее сложных из них.
Программа может работать в интерактивном и независимом режимах.
Иерархические проверки позволяют более тщательно производить контроль топологии аналоговых микросхем.
Программой поддерживается распараллеливание, что позволяется укорить процесс верификации топологии. [4]
- Assura LVS
Эта программа позволяет проверять, идентифицировать, и корректировать ошибки, связанные с проверкой на изоморфизм графа принципиальной схемы и графа, извлеченного из топологии аналоговой микросхемы.
Извлечение графа из топологии происходит на основе правил, заданных в специальном файле.
Assura LVS поддерживает возможность работы в иерархическом режиме.
Результаты прохода Assura LVS можно открыть в отладочной программе, исправлять ошибки и контролировать их исправление.
Программа поддерживает топологии схем со смешанными сигналами (аналоговая и цифровая часть на одном кристалле).
Поддерживается аппарат для обнаружения "антенных" (antenna) эффектов (в процессе травления на границе металлических соединений накапливается заряд, который может приводить к выходу из строя расположенных рядом транзисторов).
Предусмотрены средства анализа плотности распределения металла.
Программа может работать в интерактивном и независимом режимах.
Иерархические проверки позволяют более тщательно производить контроль изоморфизма указанных графов. [5]
- Assura RCX
Эта программа извлекает паразитные эффекты из готовой топологии аналоговой микросхемы:
-- паразитные емкости
-- паразитные резисторы
-- паразитные индуктивности
Assura RCX может работать в иерархическом режиме. [6]
2) Mentor Graphics:
-- ограничения, накладываемые на слои аналоговых микросхем
-- ограничения, накладываемые на объекты аналоговых микросхем
-- ограничения, относящиеся к процессу трассировки аналоговых микросхем. Этот набор ограничений включает в себя ограничения на экранирование, ширину и расстояние между токоведущими цепями.
Этот набор является подмножеством набора, предлагаемого Cadence.
Существующее средство верификации топологии Calibre разделяется на три основные части:
- Calibre DRC
Этот модуль, предназначенный для комплексного контроля геометрических правил проектирования. Можно производить верификацию как по отдельным блокам, так и кристалла в целом. Благодаря методам распознавания неявных иерархических структур и учета повторяемости блоков, процесс верификации выполняется практически с одинаковой эффективностью как для иерархически структурированных, так и для неиерархических проектов. Для выявленных повторяющихся ячеек производится однократная проверка, а далее при контроле отдельных экземпляров ячейки используются уже готовые результаты этой проверки.
Существует возможность распараллеливания.
Поддерживается контроль сложных правил проектирования, в том числе связанных с особыми требованиями современных субмикронных технологий.
Поддерживается аппарат для обнаружения "антенных" эффектов.
Предусмотрены средства анализа плотности распределения металла. [7]
- Calibre LVS
Этот модуль позволяет восстанавливать принципиальную электрическую схему из топологического представления и сравнивать полученные результаты с исходным описанием электрической схемы.
При восстановлении электрической схемы решаются задачи идентификации компонентов электрической схемы и соединений, определения их параметров.
Извлечение графа из топологии происходит на основе правил, заданных в специальном файле.
Помимо выделения самих компонентов, система позволяет на основании геометрических данных рассчитать их реальные параметры и сравнить с параметрами, использованными в исходной электрической схеме.
Calibre LVS поддерживает возможность работы в иерархическом режиме.
Механизм автоматической локализации кратчайших путей между несогласованными участками одной цепи вносит значительный вклад в ускорение процесса восстановления электрической схемы. [7]
- Calibre xRC
Этот модуль обеспечивает экстракцию параметров соединений на уровне транзисторов, вентильном уровне, а также на уровне иерархических блоков.
Calibre xRC также может быть интегрирован в топологический редактор и использоваться в интерактивном режиме.
Результаты экстракции сохраняются в специальной базе данных паразитных параметров.
Существует возможность извлечения паразитных индуктивностей. [7]
3) Synopsys:
Как и в Cadence, в Synopsys ограничения можно разделить на идентичные группы:
- ограничения, накладываемые на слои аналоговых микросхем
- ограничения, накладываемые на объекты аналоговых микросхем
-- ограничения, накладываемые на компоненты аналоговых микросхем
-- ограничения, накладываемые на токоведущие цепи
-- смешанные ограничения, накладываемые на комбинации компонентов и токоведущих цепей аналоговых микросхем
Эти ограничения учитываются модулем размещения и трассировки аналоговых микросхем.
Перечислим некоторые из ограничений, накладываемых на объекты аналоговых микросхем:
- constrained length (ограниченная длина)
- mathed differential pair (дифференциальная пара)
- mathed length (допустимая длина)
- symmetry (симметрия)
- noise constrained (shielding) routing (экранирование)
- device mathing (сравнение устройств)
- pin constraint (ограничение выводов)
- net property (приоритет цепей) [10]
Существующие средства проверки (Hercules) не могут проверять объектные ограничения.
Существующее средство верификации топологии Hercules разделяется на две основные части:
- Hercules DRC
Этот модуль, предназначенный для комплексного контроля геометрических правил проектирования.
Иерархические проверки позволяют более тщательно производить контроль топологии аналоговых микросхем.
Программой поддерживается распараллеливание, что позволяется укорить процесс верификации топологии. [8]
- Hercules LVS
Эта программа позволяет проверять, идентифицировать, и корректировать ошибки, связанные с проверкой на изоморфизм графа принципиальной схемы и графа, извлеченного из топологии аналоговой микросхемы.
Поддерживает возможность работы в иерархическом режиме.
Программа может работать в интерактивном и независимом режимах.
Иерархические проверки позволяют более тщательно производить контроль изоморфизма указанных графов. [8]
Извлечение паразитных параметров производится с помощью программы Star-RCXT (данная программа аналогична Assura RCX и Calibre xRC).
В Cadence и в Synopsys ограничения хранятся в геометрической базе данных Open Access. Но существуют специфичные для этих фирм API для извлечения этих ограничений и извлечения параметров этих ограничений. Типы геометрических ограничений, накладываемых на объекты аналоговых микросхем, совпадают только частично и имеют различные параметры. В Mentor Graphics ограничения, накладываемые на объекты аналоговых микросхем, относятся только к токоведущим цепям, что, очевидно, является подмножеством ограничений конкурентов.
Таким образом, различие в API для работы с ограничениями, накладываемыми на объекты аналоговых микросхем, и их различия по типам у указанных производителей, отсутствие полноценных средств их проверки – все это не позволяет редактировать и адекватно проверять такие ограничения, используя различные САПР для модели одной и той же микросхемы в процессе ее проектирования. Значит, требуются разработки индивидуальных для каждой САПР программных модулей проверки геометрических ограничений, наложенных на объекты аналоговых микросхем.
