Разработка модуля памяти

Новосибирский государственный технический университет

Кафедра вычислительной техники

Расчётно – графическая работа

по дисциплине «Схемотехника»

Тема работы: «Разработка модуля памяти»

Студент: Якобсон :

Группа: АМ-511

Факультет: АВТ

Новосибирск, 2007

Содержание

1.  Исходные данные 3

2.  Разработка детализированной структуры основной памяти 3

2.1  Структурное описание основной памяти 3

2.2  Выбор типономинала МС в соответствии с требованиями ТЗ 4

2.3  Определение необходимого количества МС для построения модуля 5

2.4  Организация накопителя 6

2.5  Выбор интерфейсных элементов (буферов) 6

3.5.1. Определение коэффициентов объединения 6

3.5.2. Определение нагрузки для схемы без буферов 7

3.5.3. Выбор типономинала схемы согласования 8

2.6  Функциональная схема основной памяти 8

2.7  Расчёт основных параметров модуля памяти 9

2.8  Временные диаграммы работы основной памяти 10

3.  Заключение 10

4.  Список использованной литературы 11

6. Приложение 12

1. Введение

Данная расчётно – графическая работа выполняется для обобщения и закрепления материала, пройденного по курсу «Схемотехника» за 5-ый семестр, для приобретения «практических» навыков конструирования модуля асинхронной памяти, наращивания информационной ёмкости и разрядности и понимания его внутреннего устройства, принципов функционирования.

Постановка задачи: разработать модуль асинхронной памяти в соответствии с требованиями технического задания. Он должен быть выполнен в рамках заданного типа элементной базы с обеспечением максимального быстродействия и надёжности. Под надёжностью здесь понимается отсутствие в схемах критических временных соотношений, риска сбоя и гонок сигналов.

2. Исходные данные

Табл. 1

Тип используемой памяти	Информационная организация	Максимальное время цикла
SRAM	16K×16	70 нс

Требования к электрическому интерфейсу схемы: ТТЛ – интерфейс

В качестве элементной базы могут применяться как отечественные микросхемы, так и зарубежные ИМС.

3. Разработка детализированной структуры основной памяти

3.1. Структурное описание основной памяти

В соответствии с требованиями технического задания на РГР мы должны разработать модуль асинхронной памяти заданного типа, сконструировав его при помощи конкретных типономиналов МС. Спроектированная таким образом схема памяти всё же не может рассматриваться отдельно от остальных частей ядра ЭВМ, например микропроцессора. Поэтому первый уровень структурного описания основной памяти (ОП) представляется как взаимодействие ОП в системе микропроцессора.

Понятно, что взаимодействие ОП с другими элементами системы осуществляется через шину данных (DB), шину адреса (AB) и через линию инструкций с МУУ. Используется память асинхронного типа, что означает отсутствие в ИМС памяти RG – ов адреса и данных.

OE#, WE#

Рис. 1. Структурная схема основной памяти

На рис.1 представлена структурная схема модуля памяти. Необходимо дать функциональное определение каждому элементу. Буферы адреса снижают нагрузку на шину адреса AB, в конечном итоге на RGA. Переход в Z-состояние и двунаправленная передача в данном случае не нужны.

В данной разработке нам может потребоваться дешифратор выбора устройства, т. е. активизации физической страницы. Забегая вперёд, скажем, что в данном случае он не потребуется, поскольку требуемую информационную организацию мы обеспечим, организовав лишь одну физическую страницу. Это зависит от выбора конкретного типономинала ИМС.

3.2. Выбор типономинала ИМС

Блоки памяти:

Информационная организация: 16K×16

В данной работе используются ИМС памяти зарубежного производства:

-  статической памяти (SRAM 16K-слов), построенной на четырех ИМС фирмы CYPRESS CY7C164 с организацией 16Кх4 бит и временем доступа 35 нс.

Выбор микросхем памяти производился по следующим критериям:

1)  требуемая информационная емкость и время обращения (цикла);

2)  совместимость электрического интерфейса;

3)  экономичность;

По всем этим критериям в качестве SRAM были подобраны микросхемы иностранного производства фирмы SYPRESS. Причём выбрана ИМС с наихудшим быстродействием, чтобы обеспечить требуемое время цикла.

Как следует из выбранной элементной базы, для построения заданного модуля асинхронной памяти необходимо «наращивать» разрядность хранимых данных, в то время как не нужно «наращивать» адресное пространство. По входам адресов и управления МС соединяются параллельно. Шины данных при этом не объединяются, обеспечивая ввод/вывод данных в требуемой разрядности.

Для снижения нагрузки на выходы ИМС памяти применены буферы. Причём на шину DB необходимо включить двунаправленные буферы с возможностью перехода в Z-состояние, т. к. данные могут передаваться как на запись, так и на чтение (во избежание порчи данных). Два бита шины адреса требуются для выбора кристаллов основной памяти. В нашем случае необходимо обеспечить ввод/вывод данных сразу во все МС и из всех МС. Заметим также, что во избежание конфликтов на шине управления и в соответствии со стандартом ТТЛ, мы применяем вентили, которые помогают стабилизировать ёмкостную нагрузку на этой шине.

SRAM A DQ CS# 16K×4 WE# OE#

Описания входов:

14 4 CE# - вход разрешения выбора кристалла;

WE# - вход разрешения чтения/записи;

СE# - вход разрешения вывода;

(входы инверсные! Активный низкий уровень)

 

CY7C164

Рис. 2. Условное обозначение типономинала ИМС с указанием входов и организации

Таблица состояний режимов функционирования

Табл. 2

CS#	OE#	WE#	A	DQ	MODE
1 0 0	X X 0	X 0 1	X A A	Z DI DO	Хранение Запись Чтение

3.3.Определение необходимого количества МС для построения модуля

 

Таким образом, для построения модуля памяти требуется одна физическая страница

4 МС CY7C164-35.

 

3.4. Организация накопителя

Изобразим функциональную схему накопителя в отсутствии схем согласования и обвязки:

Рис. 3 функциональная схема накопителя в отсутствии схем согласования (обвязки)

Напомним ещё раз про то, что МС соединяются параллельно по входам адресов и управления. Шины данных не объединяются, обеспечивая ввод/вывод данных требуемой разрядности. Чтобы управлять работой всех МС по входам выбора кристалла, необходимо использовать два старших бита адреса, конъюнктивно объединяя их и подавая на входы CS#. Такой подход обеспечивает расположение (адресацию) памяти в «нижних» адресах карты памяти.

3.5. Выбор интерфейсных элементов (буферов)

Они включаются в разрыв между адреса и шинами данных, шинами управления и шинами системной магистрали. Для чего нужны интерфейсные элементы, обвязка? Конечно, для того чтобы снижать нагрузку на шины адреса, данных и управления, чтобы изьегать порчу данных во время циклов чтения/записи. Дело в том, что данные на вышеперечисленных шинах в процессе работы постоянно меняются. Согласно требованиям технического задания, микросхема модуля асинхронной памяти, точнее, её интерфейс должен соответствовать ТТЛ – интерфейсу. Это означает, что критерий выбора буфера – это сравнение параметра, заданного в интерфейсе, с параметром, который рассчитывается исходя из действительных данных. Вот их мы и раcсчитываем перед тем как заключить, нужен буфер для стабилизации конкретной шины или нет.

3.6.1. Определение коэффициентов объединения

 

- коэффициент объединения по входам адресов;

- коэффициент объединения по входам разрешения чтения/записи;

 

- коэффициент объединения по входам/выходам данных;

3.6.2. Определение нагрузки для схемы без буферов

Нашей целью является определение нагрузки, создаваемой функциональными входами накопителя, функциональной шиной в отсутствии схем согласования, или буферов.

 

Т. к. в данной работе используются микросхемы, выполненные по КМОП – технологии (CMOS), то требуется учитывать только параметры ёмкостной нагрузки, для ТТЛШ – технологии потребовалось бы ещё рассчитывать допустимые значения токовой нагрузки.

Если значение ёмкостной нагрузки на шине не превышает 10 (пФ), то изготовителем гарантируются нормальные условия измерения временных параметров. Сравнивая это значение с полученными фактическими значениями ёмкостной нагрузки по шинам адреса и данных, мы можем сделать вывод, что и в первом, и во втором случае такие схемы согласования необходимы.

3.6.3. Выбор типономинала схемы согласования

В качестве буфера адреса используется 16 - разрядный однонаправленный буфер FCT16244T фирмы IDT (FAST CMOS 16-BIT BUFFER DRIVER).

В качестве буфера шины данных используется 16 - разрядный двунаправленный буфер FCT162H245AT фирмы IDT (FAST CMOS 16-BIT BIDIRECTIONAL TRANSCIEVER). Выходной буфер данных способен управлять направлением пересылки данных (управляющий вход COD#). При операции чтения буфер работает на выход, т. е. данные поступают на шину данных (COD# = H), при записи - на вход (данные поступают с шины данных; (COD# = L).

FCT16244T FCT162H245AT

Рис. 5. Условное обозначение буфера Рис. 6. Условное обозначение транссивера

Описание входов и выходов: вход А – это порт для чтения данных с шины AB (адреса).

Входы EZ# и COD# - инверсные, первый из них – это вход разрешения функционирования буферного элемента, второй (транссивер) – управление передачей данных: чтение, либо запись.

Если данные передаются по следующей схеме: A→ B, то это чтение, наоборот – запись.

Выход B: выходная шина буфера (для транссивера также порт ввода данных при записи).

При выборе буферов нужно также руководствоваться тем соображением, что он должен обладать гистерезисными свойствами.

 

Фактическая ёмкость нагрузки может превышать значение ёмкости нагрузки буфера, при котором изготовителем гарантируются нормы задержек распространения. Отсюда следует, что задержки буфера необходимо скорректировать! При этом можно оказаться в тупиковой ситуации, т. к. информации, необходимой для корректировки нет.

Для ТТЛШ – буферов можно принять, что с ростом нагрузочной ёмкости на один пФ отношению к норме для режима измерения задержек, задержка распространения увеличивается на 0,05 нс.

Фактическая ёмкость нагрузки, создаваемая накопителем на линии адреса, должна быть меньше допустимого значения выбранного типономинала. Обращаясь к технической документации, мы получаем, что для выбранного нами типономинала буфера значение ёмкостной нагрузки не превышает 50 – ти пФ. Это устраивает нас в том случае, если ёмкость монтажа равна 10 пФ. Иначе, в случае равенства этого параметра 15-ти, придётся корректировать задержки распространения, поскольку изготовитель МС не гарантирует правильной работы устройства в условиях, отличающихся от нормальных. Примем, Смонт=10 пФ. Отсюда следует, что коррекция задержек распространения в нашем случае не потребуется. Это касается рассмотрения уже буферизованных шин адреса и данных. Рассмотрим теперь шины управления, которые несут вместе с собой управляющие сигналы. В соответствии со стандартом ТТЛ, каждый вход МС памяти создаёт на шину управления нагрузку от 5 до 7 пФ. Таким образом, имея в нашем накопителе 4 МС, мы просто обязаны поместить в тракте управления вентили, которые внесут некоторую задержку распространения, но снизят ёмкостную нагрузку. Шину управления надо буферизировать!

Выбранные типономиналы вентилей и их серии:

Фирма Texas Instruments → 1) вентиль OR GATE (CD54HC32) с задержкой распространения 7 нс и 2) инвертор (CD54HC04) с с задержкой распространения 4 нс.

3.6. Функциональная схема основной памяти

Рис. 7 Окончательная электрическая схема

Элемент И с инверсными входами и инверсным выходом можно расписать как элемент ИЛИ в соглашениях положительной логики. Этот факт иллюстрируется на приведённом ниже рисунке.

Рис. 8 Эквивалентное изображение логического элемента.

Осуществив выбор соответствующих типономиналов вентилей для нашего накопителя, мы, тем самым, увеличиваем задержки распространения в трактах адресации и управления, но приводим накопитель к стандарту ТТЛ микросхем, исключая или минимизируя риск сбоев при работе памяти. Все эти параметры, безусловно, будут учтены при вычислении времени цикла чтения и максимального времени цикла.

3.7. Расчёт основных параметров модуля памяти

Задержки распространения сигналов при чтении/записи в ОЗУ приведены в таблице 3:

Табл. 3

Устройство	Путь сигналов	Задержка пути, нс.
		Чтение из ОЗУ	Запись в ОЗУ
BFA: FCT16244T	A – B	6.5
BFD: FCT162H245AT	A – B		4.6
CD54HC32 (OR GATE)	На входы CS# ИМС	7	7
2CD54HC04 (Invertors)	Шины WE#, OE#	8	8
ОЗУ: CY7C164-35	Выбор адреса	35
ОЗУ: CY7C164-35	Цикл записи		25
Максимальный путь, нс.	Min длительность цикла, нс.	48.5	29.6

Длительность цикла основной памяти составляет 48.5 нс.

3.8. Временные диаграммы работы основной памяти

3.8.1. Чтение статической памяти.

Рис. 8 Временные диаграммы памяти в режиме чтения

Примечание: Чтение SRAM осуществляется при WE# = H.

3.8.2. Запись статической памяти.

Рис. 9 Временные диаграммы памяти в режиме чтения

Примечание: Запись в SRAM осуществляется при WE# = L.

4. Оценка выполнения требований технического задания,

выводы из проделанной работы

В ходе выполнения данной расчётно – графической работы были получены новые и закреплены имеющиеся знания по дисциплине «Схемотехника». Требования технического задания и цели расчётно – графической работы выполнены.

Данная работа помогла структурировать («разложить по полочкам») имеющиеся знания. Приобретены навыки по проектированию модуля асинхронной памяти заданной информационной организации. Также была проведена большая работы по поиску технической документации.

Принцип функционирования памяти был изучен, что называется, «изнутри».

Мы разработали модуль асинхронной памяти заданного типа и информационной организации, тем самым, сделав большой шаг вперёд, к изучению и пониманию функционирования микропроцессорных систем. Была взвешена роль микропроцессорных БИС/СБИС и их применении в микропроцессорных системах. Поскольку данный этап проектирования непосредственно предшествует построению подобных микросхем.

Самое основное, что вынесено и понято в ходе данной работы:

Модуль памяти обычно строится не из одной микросхемы, а из нескольких. Для микросхем памяти типична организация 2k×l, где k – это чётное число; 2k – это число хранимых слов; l – это разрядность слов. Если требуется модуль памяти с организацией 2m×n, а имеются микросхемы с организацией 2k×l, где k<m и l<n, то при страничной организации модуля его состав и структура определяется следующими соображениями.

Для наращивания разрядности хранимых слов до требуемой включается параллельно несколько микросхем (а именно n/l ИС). Это образует субмодуль (страницу), который хранит 2k слов. Для увеличения числа хранимых слов до 2m требуется взять 2m-k субмодулей. Адрес слова в пределах субмодуля указывается k младшими разрядами адреса, поступающими непосредственно на адресные входы микросхем, а старшие разряды используются для формирования сигнала разрешения работы того или иного субмодуля.

5. Список использованной литературы

1.  Лекции по курсу «Схемотехника», 5-ый семестр, к. т.н.

2.  Соболев . Руководство к курсовой работе. – Н., НГТУ, 1997, 61 стр.

3.  Соболев . Руководство к лабораторным работам. – Н., НГТУ, 1999, 46 стр.

4.  Техническая документация на ИМС фирмы IDT http://www.

5.  Техническая документация на ИМС фирмы Cypress http://www.

6.  Техническая документация на ИМС фирмы Texas Instr. http://www.

7.  «Цифровая схемотехника». – Спб.: БХВ-Петербург, 2001. – 528 стр.

8.  ГОСТ 2.702-75.

9.  ГОСТ 2.743-91.

10.  «Логические ИС КР1533, КР1554» : справочник: в 2 ч. / , , и др. – М. : Фирма «Микап», 1993. – ч.2., 244 стр.

6. Приложение

Приведём основные параметры из документации фирм – производителей вентилей, буферов и МС памяти, которые были выбраны нами в качестве типономиналов:

Фирма Texas Instruments:

1) OR GATE (CD54HC32 etc)

Buffered Inputs

Typical Propagation Delay: 7ns at VCC = 5V, CL = 15pF, TA = 25°C

Fanout (Over Temperature Range)

Standard Outputs LSTTL Loads

Bus Driver OutputsLSTTL Loads

Wide Operating Temperature Range°C to 125°C

Balanced Propagation Delay and Transition Times

Significant Power Reduction Compared to LSTTL Logic ICs

HC Types

2V to 6V Operation

High Noise Immunity: NIL = 30%, NIH = 30% of VCC at VCC = 5V

HCT Types

4.5V to 5.5V Operation

Direct LSTTL Input Logic Compatibility, VIL = 0.8V (Max), VIH = 2V (Min)

CMOS Input Compatibility, Il 1µA at VOL, VOH

2) Invertors (CD54HC04, CD74HC04, CD54HCT04, CD74HCT04 (Rev. E) )

Buffered Inputs

Typical Propagation Delay: 4ns at VCC = 5V, CL = 15pF, TA = 25°C

Fanout (Over Tempera ture Range)

- Standard Outputs LSTTL Loads

- Bus Driver OutputsLSTTL Loads

Wide Operating Temperature Range. . . –55°C to 125°C

Balanced Propagation Delay and Transition Times

Significant Power Reduction Compared to LSTTL Logic ICs

HC Types

- 2-V to 6-V Operation

- High Noise Immunity: NIL = 30%, NIH = 30% of VCC at VCC = 5V

HCT Types

- 4.5-V to 5.5-V Operation

- Direct LSTTL Input Logic Compatibility, VIL= 0.8V (Max), VIH = 2V (Min)

- CMOS Input Compatibility, Il 1µA at VOL, VOH

Фирма IDT → 16 – разрядные буферные элементы FCT16244T:

16 – разрядные двунаправленные транссиверы:

Name: FCT162H245T

Фирма Cypress:

МС памяти, выбранные в качестве конкретного типономинала для организации накопителя:

Name: CY7C164

Military/High-Rel:N

Tech.:CMOS

Number of Words:16k

Bits Per Word:4

t(acc) Max. (S):20n

tW Min (S):20n

Output Config:3-State

Nom. Supp (V):5.0

Maximum Operating Temp (øC):70

Package Style:DIP

Mounting Style:T

# Pins:22

hfe (ac Forward Current Gain)Ž

Description: