Партнерка на США и Канаду по недвижимости, выплаты в крипто
- 30% recurring commission
- Выплаты в USDT
- Вывод каждую неделю
- Комиссия до 5 лет за каждого referral
Министерство образования и науки РФ
Новосибирский Государственный Технический Университет
Кафедра ВТ
 |
 |  |
Курсовая работа
по дисциплине
Факультет: АВТ
Группа: АМ-215
Студент:
Преподаватель:
Новосибирск
2005
Содержание
1. Постановка задачи.. 3
2. Условное графическое обозначение моделируемого узла.. 3
3. Таблица назначения выводов узла.. 3
4. Логическая таблица режимов работы узла.. 4
5. Таблица реальных задержек работы узла.. 4
6. Описание работы узла.. 4
7. Моделирование узла в пакете DesignLab 8. 5
7.1. Условное графическое изображение проектируемого узла в виде иерархического символа 5
7.2. Схема замещения узла.. 6
7.3. Текстовое SPICE-описание моделируемого узла.. 7
7.4. Файл описания внешних воздействий.. 7
7.5. Схема верификации иерархического символа.. 7
7.6. Результаты моделирования узла.. 7
7.7. Оценка предельных скоростных возможностей исследуемого узла.. 8
7.8. Функциональное описание проектируемого узла.. 9
7.9. Схема верификации символа с подключённой макромоделью... 10
7.10. Результаты моделирования символа с подключённой макромоделью... 11
8. Моделирование узла в пакете OrCAD 9.1. 12
8.1. Условное графическое изображение проектируемого узла в виде иерархического символа 12
8.2. Принципиальная схема замещения узла.. 13
8.3. Схема верификации иерархического символа.. 14
8.4. Результаты моделирования узла.. 14
8.5. Поведенческая VHDL-модель узла.. 15
8.6. Схема верификации узла с подключённой VHDL-моделью... 16
8.7. Результаты моделирования VHDL-модели узла.. 16
9. Моделирование узла в пакете Active-HDL 6.1. 18
9.1. Условное графическое изображение проектируемого узла в виде иерархического символа 18
9.2. Принципиальная схема замещения узла.. 18
9.3. Поведенческая модель на языке VHDL. 19
9.4. Схема верификации иерархического блока, поддерживаемого схемой замещения и поведенческой VHDL-моделью... 20
9.5. Результаты моделирования иерархического блока со схемой замещения и поведенческой VHDL-моделью... 21
10. Выводы... 24
10.1. Выводы по работе.. 24
10.2. Сравнительный анализ использованных пакетов.. 24
11. Список использованной литературы... 26
1. Постановка задачи
Создать структурные и поведенческие модели исследуемого цифрового узла в пакетах DesignLab 8, OrCad 9.1, Active-HDL 6.1. Провести имитационные эксперименты с разработанным узлом, подтвердить его работоспособность и соответствие временных задержек требуемым. Исследовать возможности используемых инструментальных средств проектирования.
В качестве исследуемого узла взят элемент К555ИР27 (Восьмиразрядный регистр с параллельным входом).
2. Условное графическое обозначение моделируемого узла
Ниже представлены условные графические обозначения моделируемого узла в пакетах DesignLab 8 (рис. 1. слева) и OrCAD 9.1 (рис. 1. посередине) и Active HGL 6.2 (справа).
|
|
|
Рис. 1. Условное графическое обозначение узла, выполненное в пакетах DesignLab 8, OrCAD 9. и Active HDL 6.2 (слева направо).
3. Таблица назначения выводов узла
Таблица 1. Назначение выводов узла
Номер вывода | Обозначение | Назначение |
01 |
| Вход разрешения |
02 | Q0 | Выход информационный |
03 | D0 | Вход информационный |
04 | D1 | Вход информационный |
05 | Q1 | Выход информационный |
06 | Q2 | Выход информационный |
07 | D2 | Вход информационный |
08 | D3 | Вход информационный |
09 | Q3 | Выход информационный |
10 | GND | Земля |
11 | C | Синхронный тактовый вход |
12 | Q4 | Выход информационный |
13 | D4 | Вход информационный |
14 | D5 | Вход информационный |
15 | Q5 | Выход информационный |
16 | Q6 | Выход информационный |
17 | D6 | Вход информационный |
18 | D7 | Вход информационный |
19 | Q7 | Выход информационный |
20 | VCC | Напряжение питания |
4. Логическая таблица режимов работы узла
Таблица 2. Логическая таблица режимов работы узла
Входы | Выход | Режим работы | ||
С |
|
|
| |
| 0 | 1 | 1 | Загрузка «1» |
| 0 | 0 | 0 | Загрузка «0» |
| 1 | X | 0 | Хранение |
X | 1 | X | 0 |
5. Таблица реальных задержек работы узла
Максимальные задержки распространения сигналов микросхемы K555ИР27 (задержки взяты у зарубежного аналога SN74LS377) представлены в таблице 3.
Таблица 3. Динамические параметры узла
Обозначение | Время распространения сигнала: | Максимальное значение, нс |
tPLH | при выключении: от вывода С к выводам | 27 |
tPHL | при включении: от вывода С к выводам | 27 |
6. Описание работы узла
Микросхема ИР27 – это восьмиразрядный регистр. Если на вход 
подано напряжение низкого уровня, то данные со входов 
загружаются в регистр. На выходе эти данные появятся одновременно с приходом положительного перепада тактового импульса на вход С.
Когда на входе действует напряжение высокого уровня, то обеспечивается режим хранения информации.
7. Моделирование узла в пакете DesignLab 8
7.1. Условное графическое изображение проектируемого узла в виде иерархического символа
Условное графическое изображение проектируемого узла в виде иерархического символа представлено на рис. 2.
Рис 2. Условное графическое изображение узла в виде иерархического символа
Естественно, что УГО для узла с макромоделью выполнено таким же образом, что и рассматриваемое УГО. Ниже приведены атрибуты символа (с макромоделью), для контроля со стороны преподавателя правильности действий.
TEMPLATE = X^@REFDES %PE %C %D0 %D1 %D2 %D3 %D4 %D5 %D6 %D7 %Q0 %Q1 %Q2 %Q3 %Q4 %Q5 %Q6 %Q7 %PWR %GND @MODEL PARAMS:\n+ IO_LEVEL=@IO_LEVEL MNTYMXDLY=@MNTYMXDLY
7.2. Схема замещения узла
При создании элементов схемы замещения использовались зарубежные элементы, скопированные из системной библиотеки 74LS. slb, УГО которых преобразованы в соответствии с принятым ГОСТом.
Рис 3. Схема замещения узла страница №1
Рис 4. Схема замещения узла страница №2
макро-модели всех элементов данной схемы представлены в приложении 1.
7.3. Текстовое SPICE-описание моделируемого узла
* D:\Study_Sasha\Modelirovanie\KR\DL8\second. sch
* Schematics Version 8.0 - July 1997
* Thu Oct 27 16:47:40 2005
** Analysis setup **
.tran 20ns 1400ns
.OPTIONS DIGMNTYMX=3
.LIB "D:\Study_Sasha\Modelirovanie\KR\DL8\DL8.lib" --библиотека собственных элементов
.STMLIB "D:\Study_Sasha\Modelirovanie\KR\DL8\second. stl" --файл описания внешних воздействий
* From [SCHEMATICS NETLIST] section of msim. ini:
.lib "nom. lib"
.INC ""
.INC "second. als"
.probe
.END
Рис 5. Файл second. cir
7.4. Файл описания внешних воздействий
+ 1.3us 00
Рис 6. Файл second.stl
7.5. Схема верификации иерархического символа
Рис 7. Схема верификации иерархического символа
7.6. Результаты моделирования узла
Рис 8. Временные диаграммы моделирования узла
На приведённых ниже временных диаграммах показаны все случаи задержек распространения сигналов.
Режим 1 – запись (вход PE устанавливается в L состояние)
Режим 2 – хранение (вход PE устанавливается в H состояние)
C – Синхронный тактовый вход.
PE – Вход разрешения.
D(7..0) – Вход информационный.
U(7..0) – Выход информационный (схема замещения).
Q(7..0) – Выход информационный (зарубежный аналог 74LS377).
Рис 9. Время задержки распространения сигнала при включении (tPHL) от входа С к выходу U7…U0.
Рис 10. Время задержки распространения сигнала при выключении tPLH от входа С к выходу U7…U0.
Все задержки, показанные на временных диаграммах совпадают с табличными, что является подтверждением правильности их имитирования.
7.7. Оценка предельных скоростных возможностей исследуемого узла
Заранее ясно, что частота не может быть выше заложенной в модель задержек. Предельная частота изменения сигналов на входах узла– величина, обратная максимальной задержке распространения сигнала от входа до выхода.
На рис. 11 приведен пример, того, как время удержания сигнала PE = 0 мало для того, чтобы схема успела среагировать и регистр «включился» на работу. Данное время не должно быть менее чем время 460ns, в примере данное время равно 465ns. Следовательно, частота работы по данному входу на включение дешифратора не должна быть более чем 
Гц = 2.1 MГц.
Рис.11. Граница нарушения временных соотношений.
7.8. Функциональное описание проектируемого узла
* * 555IR27 Octal D-TYPE Flip-Flops with Clock Enable * * The TTL Data Book, Vol 2, 1985, TI * atl 8/7/89 Update interface and model names * .subckt 555IR27 NPE C D0 D1 D2 D3 D4 D5 D6 D7 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 + optional: DPWR=$G_DPWR DGND=$G_DGND + params: MNTYMXDLY=0 IO_LEVEL=0 UBUF bufa(2) DPWR DGND + NPE C GBBUF CLKBUF + D0_GATE IO_LS IO_LEVEL={IO_LEVEL} X1Q GBBUF CLKBUF D0 Q0 DPWR DGND LS377DAT + params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} X2Q GBBUF CLKBUF D1 Q1 DPWR DGND LS377DAT + params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} X3Q GBBUF CLKBUF D2 Q2 DPWR DGND LS377DAT + params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} X4Q GBBUF CLKBUF D3 Q3 DPWR DGND LS377DAT + params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} X5Q GBBUF CLKBUF D4 Q4 DPWR DGND LS377DAT + params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} X6Q GBBUF CLKBUF D5 Q5 DPWR DGND LS377DAT + params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} X7Q GBBUF CLKBUF D6 Q6 DPWR DGND LS377DAT + params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} X8Q GBBUF CLKBUF D7 Q7 DPWR DGND LS377DAT + params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} .ends * .subckt LS377DAT GB C D Q DPWR DGND + params: MNTYMXDLY=0 IO_LEVEL=0 UBUF buf DPWR DGND + D DBUF + D0_GATE IO_LS IO_LEVEL={IO_LEVEL} USET inv DPWR DGND + GB G2 + D_IR27_1 IO_LS MNTYMXDLY={MNTYMXDLY} UNXOR nxor DPWR DGND + GB G2 EN + D0_GATE IO_LS UIN buf3 DPWR DGND + $D_X EN IN + D0_TGATE IO_LS UD1 buf DPWR DGND + DBUF DX + D0_GATE IO_LS UD2 buf DPWR DGND + DBUF DX + D_IR27_2 IO_LS MNTYMXDLY={MNTYMXDLY} UINV inv DPWR DGND + GB G + D0_GATE IO_LS UAO ao(2,2) DPWR DGND + G DX GB QBUF IN + D0_GATE IO_LS IO_LEVEL={IO_LEVEL} UDFF dff(1) DPWR DGND + $D_HI $D_HI C IN QBUF $D_NC + D_IR27_3 IO_LS MNTYMXDLY={MNTYMXDLY} UQOUT buf DPWR DGND + QBUF Q + D_IR27_4 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} .ends * .model D_IR27_1 ugate ( + tphlmn=15ns + ) .model D_IR27_2 ugate ( + tplhmn=10ns tphlmn=10ns + ) .model D_IR27_3 ueff ( + twclklmn=20ns twclkhmn=20ns + tsudclkmn=10ns thdclkmn=5ns + ) .model D_IR27_4 ugate ( + tplhty=17ns tplhmx=27ns + tphlty=18ns tphlmx=27ns + ) *$ * |
Рис 12. Файл 555IR27.MOD
7.9. Схема верификации символа с подключённой макромоделью
Схема верификации символа с подключённой к нему макромоделью представлена на рис. 13.
Рис 13. Схема верификации символа с подключённой макромоделью элемент DD5.
7.10. Результаты моделирования символа с подключённой макромоделью
 |
Рис 14. Временные диаграммы моделирования символа с подключённой макромоделью.
Режим 1 – запись (вход PE устанавливается в L состояние)
Режим 2 – хранение (вход PE устанавливается в H состояние)
MAC(7..0) - Выход информационный (макромодель).
Задержки макромодели (зарубежный аналог 74LS377) и элемента 555IR27_shem(со схемой замещения) сходятся.
Рис 15. Сравнение задержек распространения сигнала при включении (tPHL) от входа С к выходу U7…U0 и MAC7…MAC0.
Дальнейшее рассмотрение задержек не имеет смысла, так как они идентичны.
8. Моделирование узла в пакете OrCAD 9.1
8.1. Условное графическое изображение проектируемого узла в виде иерархического символа
Иерархический символ проектируемого узла представлен на рис. 16.
Рис 16. Условное графическое изображение узла в виде иерархического символа
8.2. Принципиальная схема замещения узла
Рис 17. Принципиальная схема замещения узла страница №1
Рис 18. Принципиальная схема замещения узла страница №2
VHDL-модели всех элементов данной схемы представлены в приложении 2.
8.3. Схема верификации иерархического символа
Рис 19. Схема верификации иерархического символа
8.4. Результаты моделирования узла
Рис 20. Временные диаграммы моделирования узла
На приведённых ниже временных диаграммах показаны все случаи задержек распространения сигналов.
Режим 1 – запись (вход PE устанавливается в L состояние)
Режим 2 – хранение (вход PE устанавливается в H состояние)
C – Синхронный тактовый вход.
PE – Вход разрешения.
D(7..0) – Вход информационный.
Q(7..0) – Выход информационный (схема замещения).
Рис 21. Время задержки распространения сигнала при выключении (tPLH) от входа С к выходу Q7…Q0 (27нс).
Рис 22. Время задержки распространения сигнала при включении (tPHL) от входа С к выходу Q7…Q0 (27нс).
8.5. Поведенческая VHDL-модель узла
LIBRARY ieee;
USE ieee. std_logic_1164.all;
USE work. orcad_prims. all;
ENTITY \555IR27\ IS PORT(
D0 : IN std_logic;
D1 : IN std_logic;
D2 : IN std_logic;
D3 : IN std_logic;
D4 : IN std_logic;
D5 : IN std_logic;
D6 : IN std_logic;
PE : IN std_logic;
D7 : IN std_logic;
C : IN std_logic;
Q0 : OUT std_logic;
Q1 : OUT std_logic;
Q2 : OUT std_logic;
Q3 : OUT std_logic;
Q4 : OUT std_logic;
Q5 : OUT std_logic;
Q6 : OUT std_logic;
Q7 : OUT std_logic;
VCC : IN std_logic;
GND : IN std_logic);
END \555IR27\;
ARCHITECTURE model OF \555IR27\ IS
signal Q_INT : std_logic_vector (0 to 7);
begin
process(D0,D1,D2,D3,D4,D5,D6,D7,C, PE)
begin
IF PE = '1' and C = '1' and C'EVENT then
Q_INT(0 to 7) <= Q_INT(0 to 7) after 17ns;
elsif PE = '0' and C = '1' and C'EVENT then
Q_INT(0)<=D0 after 27ns;
Q_INT(1)<=D1 after 27ns;
Q_INT(2)<=D2 after 27ns;
Q_INT(3)<=D3 after 27ns;
Q_INT(4)<=D4 after 27ns;
Q_INT(5)<=D5 after 27ns;
Q_INT(6)<=D6 after 27ns;
Q_INT(7)<=D7 after 27ns;
end if;
end process;
(Q0,Q1,Q2,Q3,Q4,Q5,Q6,Q7)<=Q_INT;
END model;
Рис 23. Поведенческая VHDL-модель узла
8.6. Схема верификации узла с подключённой VHDL-моделью
Рис 24. Схема верификации узла с подключенной VHDL-моделью (DD1), зарубежным аналогом (74LS377) и элемента со схемой замещения (HS1).
Протестируем для наглядности и сравнении задержек VHDL-моделью (DD1), зарубежный аналог (74LS377) и элемент со схемой замещения (HS1).
8.7. Результаты моделирования VHDL-модели узла
Рис 25. Временные диаграммы моделирования VHDL-модели узла (DD1), зарубежного аналога (74LS377) и элемента со схемой замещения (HS1).
Режим 1 – запись (вход PE устанавливается в L состояние)
Режим 2 – хранение (вход PE устанавливается в H состояние)
C – Синхронный тактовый вход.
PE – Вход разрешения.
D(7..0) – Вход информационный.
Q(7..0) – Выход информационный (схема замещения).
Q_M(7..0) – Выход информационный (VHDL-модель).
Q_Z(7..0) – Выход информационный (зарубежный аналог 74LS377).
Время задержки распространения сигнала при выключении и включении от входа С к выходу Q7…Q0 равны по 27нс.
Рис 26. Временная диаграмма задержки VHDL-модели узла (DD1) при моделировании. (27нс)
9. Моделирование узла в пакете Active-HDL 6.1
9.1. Условное графическое изображение проектируемого узла в виде иерархического символа
Иерархический символ проектируемого узла представлен на рис. 27.
Рис 27. Условное графическое изображение узла в виде иерархического символа
9.2. Принципиальная схема замещения узла
Рис 28. Принципиальная схема замещения узла
9.3. Поведенческая модель на языке VHDL.
library IEEE; use IEEE. STD_LOGIC_1164.all; entity K555IR27_VHD is port( PE : in STD_LOGIC; C : in STD_LOGIC; D7 : in STD_LOGIC; D6 : in STD_LOGIC; D5 : in STD_LOGIC; D4 : in STD_LOGIC; D3 : in STD_LOGIC; D2 : in STD_LOGIC; D1 : in STD_LOGIC; D0 : in STD_LOGIC; Q7 : out STD_LOGIC; Q6 : out STD_LOGIC; Q5 : out STD_LOGIC; Q4 : out STD_LOGIC; Q3 : out STD_LOGIC; Q2 : out STD_LOGIC; Q1 : out STD_LOGIC; Q0 : out STD_LOGIC ); end K555IR27_VHD; --}} End of automatically maintained section architecture K555IR27_VHD of K555IR27_VHD is signal Q_INT : std_logic_vector (0 to 7); begin process(D0,D1,D2,D3,D4,D5,D6,D7,C, PE) begin IF PE = '1' and C = '1' and C'EVENT then Q_INT(0 to 7) <= Q_INT(0 to 7) after 17ns; elsif PE = '0' and C = '1' and C'EVENT then Q_INT(0)<=D0 after 27ns; Q_INT(1)<=D1 after 27ns; Q_INT(2)<=D2 after 27ns; Q_INT(3)<=D3 after 27ns; Q_INT(4)<=D4 after 27ns; Q_INT(5)<=D5 after 27ns; Q_INT(6)<=D6 after 27ns; Q_INT(7)<=D7 after 27ns; end if; end process; (Q0,Q1,Q2,Q3,Q4,Q5,Q6,Q7)<=Q_INT; end K555IR27_VHD; |
Рис 29. Поведенческая VHDL-модель узла.
9.4. Схема верификации иерархического блока, поддерживаемого схемой замещения и поведенческой VHDL-моделью
Рис 30. Схема верификации иерархического блока, поддерживаемого схемой замещения и поведенческой VHDL-моделью узла.
9.5. Результаты моделирования иерархического блока со схемой замещения и поведенческой VHDL-моделью
Рис 31. Временные диаграммы моделирования узла
Режим 1 – запись (вход PE устанавливается в L состояние)
Режим 2 – хранение (вход PE устанавливается в H состояние)
C – Синхронный тактовый вход.
PE – Вход разрешения.
D(7..0) – Вход информационный.
Q_SHEM(7..0) – Выход информационный (схема замещения).
Q(7..0) – Выход информационный (VHDL модель).
Рис 32. Время задержки распространения сигнала при включении (tPHL) от входа С к выходу Q_SHEM7… Q_SHEM0.
Рис 33. Время задержки распространения сигнала при выключении tPLH от входа С к выходу Q_SHEM7… Q_SHEM0.
Рис 34. Время задержки распространения сигнала при включении (tPHL) от входа С к выходу Q7… Q0.
Рис 35. Время задержки распространения сигнала при выключении tPLH от входа С к выходу Q 7… Q0.
Все задержки, показанные на временных диаграммах совпадают с табличными, что является подтверждением правильности их имитирования.
10. Выводы
10.1. Выводы по работе
Моделирование сдвоенного селектора-мультиплексора КР1533КП19 — узла предложенного по варианту было выполнено мною в трёх пакетах. Два из них, DesignLab8 и Orcad 9.1, были освоены мною на лабораторных работах в прошлом семестре, а один совершенно новый для меня, ActiveHDL 6.1,пришлось постигать отчасти самостоятельно, отчасти консультируясь с однокурсниками, успевшими освоить этот пакет заранее.
При создании структурных и поведенческих моделей узла я придерживался условно-графического обозначения и динамических параметров приведённых в [1, стр.219-220]. Для проведения имитационных экспериментов с разработанным узлом использовались одинаковые диаграммы входных сигналов. Это обеспечило наглядность идентичности всех задержек, заложенных во все пакеты, вне зависимости от того строился ли элемент на основе схемы замещения или в виде макромодели(VHDL-модели).
Для задания иерархическим символам нужных динамических параметров на схемах замещения были введёны дополнительные элементы задержки, роль которых выполняет вентиль KP1533ЛЛ1. Так как в используемом мною источнике были указаны только максимальные значения параметров, то в пакете DesignLab моделирование производилось в режиме использования максимальных задержек переключения элементов.
Работу над курсовой работой я осуществлял в течении месяца и в соответствии с предложенным в руководстве к курсовой работе планом. На работу в пакете DesignLab у меня ушло около двух недель, а на два других пакета по одной недели на каждый, так как в первом были скорректированы задержки на схеме замещения и придуманы диаграммы входных сигналов, которые далее были просто переработаны под соответствующие пакеты.
10.2. Сравнительный анализ использованных пакетов
Теперь перейдём к краткой характеристики и сравнительному анализу использованных пакетов моделирования.
Пакет DesignLab представляет собой САПР разделённую на несколько рабочих модулей (Schematics, Probe, Stimulus Editor). Все модули связываются управляющей оболочкой Design Manager. Но запуск Schematics и работа только с ним вполне достаточна для решения многих задач, так как он тоже обеспечивает связь с остальными модулями. Такой расклад обеспечивает как работу с отдельным модулем, так и совместное использование модулей.
Пакет OrCAD – это OrCAD Capture, который включает менеджер проекта, выполняющий роль управляющей оболочки, и OrCAD Simulate.
Пакет ActiveHDL представляет собой единое пространство проектирование, включающее менеджер проекта, редактор внешних воздействий, редактор библиотек и другие рабочие модули. Единство рабочего пространства значительно облегчает работу с проектом в этом пакете. Для удобства использования каждый файл с которым ведётся работа может быть выведен в отдельное окно, а затем с лёгкостью свёрнут в главное окно пакета. Интерфейс данного пакета похож на интерфейс Microsoft Visual Studio, что и облегчило его освоение.
Пакеты OrCAD и ActiveHDL позволяют быстрее работать с проектом, так как менеджер проекта содержит всю необходимую информацию о проекте и всегда удобен для использования. Добавление в проект новых файлов или подключение ранее созданных здесь на порядок проще чем в DesignLab.
Все используемые пакеты поддерживают иерархическое проектирование. Два последних пакета поддерживают язык описания аппаратуры VHDL, что обеспечивает их совместимость с точки зрения, создания макромоделей.
С точки зрения сборки схем мне больше всего понравился пакет OrCAD. Здесь не обязательно соединять проводники, чтобы показать их принадлежность к одной цепи, а достаточно назвать их одним именем (в DesignLab’е соединение обязательно). Здесь не нужно добавлять в схему генераторы внешних воздействий (как в других пакетах). В пакет DesignLab постоянно возникали проблемы с перетаскиванием элементов и проводников, так как очень часто происходило их зацепление друг за друга. А так как DesignLab поддерживает откат изменений только один раз, то очень часто приходилось удалять проводники и рисовать их заново. Пакет OrCAD обладает очень быстрым способом инкрементации проводников и выводов элементов. В пакете DesignLab это делать немного сложнее и дольше.
С точки зрения задания внешних воздействий самым удобным оказался пакет ActiveHDL. Здесь поддерживается одновременное задание сигналов, как графическим способом, так и прописыванием переключений. В OrCAD’е можно пользоваться только вторым способом, а DesignLab поддерживает и тот, и другой способ, но в отдельности (либо графическое, либо текстовое).
При оформлении отчёта я столкнулся с проблемой невозможности вставки схем в отчёт напрямую из пакета DesignLab. Два других пакета не вызвали такой проблемы.
Наличие в пакете OrCAD кэша проекта обеспечивает возможность сохранения в проекте нескольких модификаций одного элемента, но иногда вызывает проблему, так как внесенные в элемент изменения в библиотеке, не всегда применяются на заранее созданной схеме. Поэтому приходилось удалять элементы со схемы, очищать кэш проекта и вставлять элементы заново.
При создании макромодели или VHDL-моделей всегда есть необходимость в отладке, созданной модели. Поэтому корректные сообщения об ошибках и их точное местоположение позволяют быстро их устранить. Для двух последних пакетов вышесказанное является истинной. А вот в пакете DesignLab сообщения об ошибках несут неопределённую информацию, так как никакого упоминания о месте ошибки здесь нет.
Работа с библиотеками в чём-то приятнее в DesignLab’е, а в чём-то в OrCAD’е (ActiveHDL не берётся во внимание, так как здесь не велась работа по переделке импортных элементов под отечественный стандарт). Задание упаковочной информации проще в OrCAD’е, так как здесь информация задаётся визуально, и возможен просмотр упаковки прямо из редактора.
Наиболее приятной работа с результатами моделирования оказалась в ActiveHDL. В DesignLab’е невозможно задать порядок следования диаграмм входных и выходных сигналов заранее или сохранить его. Для смены порядка отображения сигналов в OrCAD’е и ActiveHDL’е нужно просто перетащить сигнал в нужное место с помощью мыши, а в DesignLab’е приходиться использовать буфер обмена. В пакете ActiveHDL возможно измерение сколько угодно большого числа задержек одновременно (я пробовал до 15). В двух других пакетах можно измерить только по одной задержке за раз. Поэтому режим Measurement Mode в ActiveHDL привёл меня в восторг (задержки подписываются автоматически). А OrCAD совсем разочаровал меня, ведь здесь значение задержки отображается аж в строке состояния. Все пакеты обеспечивают объединение одиночных сигналов в шину (на временных диаграммах).
И ещё немного об ActiveHDL. VHDL-модели элементов и проектируемого узла, созданные в OrCAD’е с лёгкостью использовались мною в этом пакете. Однако то, что в VHDL-модели была учтена упаковка нескольких вентелей в корпусе вызвало небольшую проблему. ActiveHDL создавал внешнее описание элементов, включая в него все входы и выходы, не понимая упаковки. От этого пришлось избавиться удалением дублируемых входов и выходов.
В рамкам тех задач, которые предлагалось выполнить в данной курсовой работе в трёх предложенных пакетах, мне больше понравился ActiveHDL. Возможно, этому способствовал его современный интерфейс и объединение всех возможностей в единое рабочее пространство.
