Экзамен по дисциплине «Вычислительные машины» (стр. 5 )

Запоминающие элементы статических ОЗУ, выполненных по КМОП техно­логии, показаны на рис. 4.27, а в обозначениях США. Эти элементы по­строены так же, как и элементы на n-МОП транзисторах, и не требуют до­полнительных пояснений.

Выходной каскад с третьим состоянием

На рис. 4.27, б показан выходной каскад с третьим состоянием, используе­мый в КМОП ЗУ. Низкий уровень сигнала и высокий уровень сигнала R/W, означающие разрешение операции чтения, создают на выходе элемен­та ИЛИ-НЕ высокий уровень логической единицы, открывающий транзисторы ТЗ и Т4 и, тем самым, позволяющий нормально работать инвертору на транзисторах Т1 и Т2 через который данные передаются на выход. При всех иных комбинациях сигналов и R/W выход элемента ИЛИ-НЕ име­ет низкий уровень логического нуля, при котором транзисторы ТЗ и Т4 заперты и выход DO находится в состоянии "отключено".

Рис. 4.27. Схемы триггерного запоминающего элемента (а) и выходного каскада (б) в схемотехнике КМОП

Внешняя организация и временные диаграммы статических ЗУ

В номенклатуре статических ЗУ представлены ИС с одноразрядной и сло­варной организацией. Внешняя организация статического ЗУ емкостью 64 Кбита (8Кх8) показана на рис. 4.28. Состав и функциональное назначе­ние сигналов адреса А12-0, выборки кристалла, чтения/записи R/W со­ответствуют рассмотренным выше сигналам аналогичного типа. Входы и выходы ИС совмещены и обладают свойством двунаправленных передач.

Имеется также вход разрешения по выходу, пассивное состояние кото­рого ( = Н) переводит выходы в третье состояние. Работа ЗУ отобража­ется таблицей (табл. 4.1).

Рис. 4.28. Пример внешней организации статического ЗУ

Таблица 4.1

Функционирование ЗУ во времени регламентируется временными диаграм­мами, устанавливаемыми изготовителем. В основу кладутся определенные требования. Например, чтобы исключить возможность обращения к другой ячейке, рекомендуется подавать адрес раньше, чем другие сигналы, с опере­жением на время его декодирования. Адрес должен держаться в течение всего цикла обращения к памяти.

Рис. 4.29. Временные диаграммы процессов чтения (а) и записи (б) в статическом ЗУ

Затем следует подать сигналы, определяю щие направление передачи данных и, если предполагается запись, то записываемые данные, а также сигналы выборки кристалла и, при чтении, разрешения выхода. Среди этих сигналов будет и стробирующий, т. е. выделяющий временной интервал непосредст­венного выполнения действия. Таким сигналом для разных ЗУ может слу­жить как сигнал R/W, так и сигнал .

Статические ЗУ подразделяются на асинхронные и тактируемые: В такти­руемых ЗУ к определенным сигналам (как правило, к сигналу ) предъяв­ляется требование импульсного характера, согласно которому после активи­зации сигнала он обязательно должен вернуться к пассивному уровню и только после этого возможна его активизация в следующем цикле обраще­ния к памяти. В асинхронных ЗУ такие требования отсутствуют и, напри­мер, разрешение работы может производиться постоянным уровнем = L на протяжении множества циклов обращения к памяти.

Пример временных диаграмм для процессов чтения и записи в статическом ЗУ показан на рис. 2.29, а, б. На них показаны времена выборки относи­тельно адреса tA и выбора tcs длительности импульсов tw различных сигна­лов и цикла адреса tSY(A), задержка tSU перехода выхода из активного со­стояния в состояние отключено, времена предустановки tSU и удержания 1H с указанием сигналов, для которых они отсчитываются. Приведено время восстановления trec(WR) отсчитываемое как необходимая пауза между повто­рениями активных интервалов сигнала WR.

Для правильного проектиррвания модулей памяти и использования в них конкретных микросхем необходимо также знать емкости их входов С1, вы­ходов С0, и предельно допустимую емкость нагрузки CLmax.

Искусственная энергонезависимость статических ЗУ

Статические ОЗУ энергозависимы — при снятии питания информация в триггерных запоминающих элементах теряется. Можно придать им искусст­венную энергонезависимость с помощью резервного источника питания. Это наиболее пригодно для ЗУ на элементах КМОП, т. к. они в режиме хранения потребляют чрезвычайно малую мощность.

Для подключения к накопителю ЗУ резервного источника питания разра­ботчики памяти рекомендуют схему, приведенную на рис. 4.30, а. В этой схеме напряжение резервного источника несколько ниже напряжения ос­новного источника Ucc. В рабочем режиме накопитель питается от напря­жения Ucc, при этом диод Д1 проводит, а диод Д2 заперт. При снижении рабочего напряжения к накопителю автоматически подключается источник резервного питания. При этом проводит диод Д2, а диод Д1 запирается, т. к. при малых значениях Ucc он попадает под обратное смещение.

При разработке микропроцессорных систем вариант (рис. 4.30, а) недоста­точно надежен в связи со следующим обстоятельством. Напряжение питания системы Ucc вырабатывается источником, на выходе которого обычно имеется сглаживающий фильтр со значительной инерционностью. Поэтому при аварии питания напряжение Ucc не исчезает сразу, а относительно мед­ленно снижается. На начальном этапе этого процесса система продолжает работать, но в ее работе возможны ошибки. Желательно быстрее отреагиро­вать на аварию питания. Это достигается с помощью схем (рис. 4.30, б).

Рис. 4.30. Схемы подключения резервных источников питания к накопителям ЗУ (а, б)

Здесь нарушение нормальной работы источника питания обнаруживается контролем напряжения переменного тока (AC — Alternate Current). Наруше­ние можно выявить за один-два периода переменного напряжения, пока по­стоянное напряжение Ucc еще не изменилось. Признак нарушения AC_low служит запросом прерывания для процессора CPU. Получив запрос, процес­сор выполняет подпрограмму обслуживания прерывания A (Interrupt А), в хо­де которого передает содержимое своих регистров в стек накопителя (выполняет так называемое контекстное переключение) и заканчивает под­программу установкой триггера Т, что воздействует на обмотку реле, управ­ляющего ключом. В результате память подключается к резервному источнику.

При восстановлении нормального питания признак АС_погт вызывает про­грамму обслуживания прерывания В, в ходе которой из стека возвращаются в процессор данные для регистров процессора и сбрасывается триггер, что ведет к подключению памяти к основному источнику питания.

Статические ЗУ типа БиКМОП

Триггерные ЗУ— одно из основных направлений применения БиКМОП-технологии, в которой стремятся объединить достоинства схем на основе би­полярных приборов и МОП-структур. Применительно к SRAM это реализация триггеров на схемах КМОП, а цепей выдачи данных, имеющих значительную емкостную нагрузку, с которой элементы типа КМОП справляются плохо, на би­полярной схемотехнике (ЭСЛ или ТТЛШ). Повышенная сложность изготовления БиКМОП-схем и их удорожание могут быть скомпенсированы более высоким их быстродействием, эффективной работой на длинные линии и другими факто­рами.

На рис. 4.31 показана для примера ячейка двухпортового ЗУ с организацией 4Кх1 и временем доступа 4 не, выполненная по БиКМОП-технологии. Запоми­нающий триггер построен на транзисторах Т1...Т4. Его выход подключен к базе биполярного транзистора Т6, который совместно с опорным транзистором Т7, общим для всех ячеек столбца, образует схему токового переключателя, ха­рактерного для ЭСЛ и способного с большой скоростью коммутировать ток из одного плеча в другое. Показанный условно источник тока реально выполняет­ся так же, как и, в обычных схемах ЭСЛ. Возможность быстро формировать сиг­налы в нагруженных цепях линий записи-считывания позволяет сохранить бы­стродействие на уровне, соответствующем внутренним частям ЗУ, в которых КМОП-схемы работают в условиях малых нагрузок.

Рис. 4.31. Схема ячейки статического ЗУ в схемотехнике БиКМОП

Ячейка имеет две линии выборки — для чтения (ЛВчт) и для записи (ЛВзп). Это по­зволяет записывать данные в невыбранные для чтения элементы одновременно со считыванием из других элементов, что характерно для двухпортовой памяти.

Питанием ячейки служит потенциал линии ЛВчт. В отсутствие выборки для чте­ния этот потенциал невысок и любые переключения триггера не могут настоль­ко повысить потенциал базы Т6, чтобы он открылся. Запись данных произво­дится сигналом dbx при выборке ячейки по линии ЛВзп. Транзистор Т5 изготов­ляется как низкоомный, что позволяет ему диктовать состояние триггера.

Для чтения напряжение на линии ЛВчт повышают на 0,55 В. Если триггер хранит единицу, то ТЗ открыт, а Т4 заперт. Так как при этом перепад напряжения на ЛВчт передается на базу Т6, он открывается, и ток 1 переключается из опорного транзистора Т7 в транзистор Т6. Напряжение на коллекторе Т7 повышается, что и служит входным сигналом чтения единицы для последующих каскадов усилителя чтения, обозначенных как УС. Если триггерХранит логический ноль, то ТЗ заперт и Т4 открыт. Ясно, что в этом случае перепад напряжения на ли­нии ЛВчт никак не повлияет на потенциал базы Т6, переключения тока 1 не воз­никнет и перепада выходного напряжения схемы не будет.

Билет24,25,26

СБИС DRAM.

В динамических ЗУ (DRAM) данные хранятся в виде зарядов емкостей МОП-структур и основой ЗЭ является просто конденсатор небольшой ем­кости. Такой ЗЭ значительно проще триггерного, содержащего б транзисто­ров, что позволяет разместить на кристалле намного больше ЗЭ (в 4...5 раз) и обеспечивает динамическим ЗУ максимальную емкость. В то же время конденсатор неизбежно теряет со временем свой заряд, и хранение данных требует их периодической регенерации (через несколько миллисекунд).

Запоминающие элементы

Известны конденсаторные ЗЭ разной сложности. В последнее время прак­тически всегда применяют однотранзисторные ЗЭ — лидеры компактности, размеры которых настолько малы, что на их работу стали влиять даже ос-частицы, излучаемые элементами корпуса ИС.

Рис. 4.32. Схема и конструкция запоминающего элемента динамического ЗУ

Электрическая схема и конструкция однотранзисторного ЗЭ показаны на рис. 4.32. Ключевой транзистор отключает запоминающий конденсатор от линии записи-считывания или подключает его к ней. Сток транзистора не имеет внешнего вывода и образует одну из обкладок конденсатора. Другой обкладкой служит подложка. Между обкладками расположен тонкий слой диэлектрика — оксида кремния SiO2.

В режиме хранения ключевой транзистор заперт. При выборке данного ЗЭ на затвор подается напряжение, отпирающее транзистор. Запоминающая емкость через проводящий канал подключается к линии записи-считывания и в зави­симости от заряженного или разряженного состояния емкости различно влия­ет на потенциал линии записи-считывания. При записи потенциал линии за­писи-считывания передается на конденсатор, определяя его состояние.

Процесс чтения состояния запоминающего элемента. Фрагмент ЗУ (рис. 4.33) показывает ЗЭ, усилитель считывания УС а также ключи К1 и КО соответ­ственно записи единицы и нуля. К линии записи-считывания (ЛЗС) под­ключено столько ЗЭ, сколько строк имеется в запоминающей матрице. Осо­бое значение имеет емкость ЛЗС Сл, в силу большой протяженности линии и большого числа подключенных к ней транзисторов многократно превы­шающая емкость ЗЭ.

Рис. 4.33. Фрагмент схемы динамического ЗУ

Перед считыванием производится предзаряд ЛЗС. Имеются варианты ЗУ с предзарядом ЛЗС до уровня напряжения питания и до уровня его половины.

Рассмотрим последний вариант в силу его большей схемной простоты. Итак, перед считыванием емкость Сл заряжается до уровня Ucc/2. Будем считать, что хранение единицы соответствует заряженной емкости Сз, а хра­нение нуля — разряженной.

При считывании нуля к ЛЗС подключается емкость Сз, имевшая нулевой заряд. Часть заряда емкости Сл перетекает в емкость Сз, и напряжения на них уравниваются. Потенциал ЛЗС снижается на величину U, которая и является сигналом, поступающим на усилитель считывания. При считыва­нии единицы, напротив, напряжение на Сз составляло вначале величину Ucc и превышало напряжение на ЛЗС. При подключении Сз к ЛЗС часть заряда стекает с запоминающей емкости в Сл и напряжение на ЛЗС уве­личивается на U. Графики сигналов при считывании нуля и единицы показаны на рис. 4.34.

Рис. 4.34. Временные диаграммы сигналов при считывании данных в динамических ЗУ

Значение U нетрудно вычислить на основе анализа любого из процессов — считывания нуля или считывания единицы. Для считывания нуля справедли­вы следующие рассуждения. До выборки ЗЭ емкость ЛЗС имела заряд

После выборки ЗЭ этот же заряд имеет суммарная емкость Сл + Сз, и можно записать следующее соотношение:

Приравнивая выражения для одного и того же значения заряда Q, получим соотношение

из которого следует выражение

В силу неравенства Сз << Сл сигнал U оказывается слабым.

Кроме того, считывание является разрушающим — подключение запоми­нающей емкости к ЛЗС изменяет ее заряд.

Мерами преодоления отмеченных недостатков служат способы увеличения емкости Сз (без увеличения площади ЗЭ), уменьшения емкости ЛЗС и при­менение усилителей-регенераторов для считывания данных.

В направлении увеличения Сз можно указать разработку фирмой Сименс нового диэлектрика (двуокиси титана TiO2), имеющего диэлектрическую постоянную в 20 раз большую, чем SiO2. Это позволяет при той же емкости сократить площадь ЗЭ почти в 20 раз или увеличить Сз даже при уменьше­нии ее площади. Имеются и варианты с введением в ЗЭ токоусиливающих структур, что также эквивалентно увеличению емкости ЗЭ.

Уменьшения емкости ЛЗС можно достичь "разрезанием" этой линии на две половины с включением дифференциального усилителя считывания в раз­рыв между половинами ЛЗС (рис. 4.35, а). Очевидно, что такой прием вдвое уменьшает емкость линий, к которым подключаются запоминающие емко­сти, т. е. вдвое увеличивает сигнал U.

Рис. 4.35. Схема включения усилителя-регенератора в разрыв линии записи-считывания динамического ЗУ (а) и вариант схемной реализации усилителя-регенератора (б)

Усилители-регенераторы

Усилители-регенераторы строятся на основе триггерных схем. Один из воз­можных вариантов (рис. 4.35, б) основан на введении в схему дополнитель­ного сигнала "Подготовка" для управления нагрузочными транзисторами TH1 и TH2. Вначале сигнал "Подготовка" имеет низкий уровень и нагрузоч­ные транзисторы заперты. В этом состоянии усилитель-регенератор воспри­нимает слабые сигналы считывания с линий ЛЗС. Одна из половин ЛЗС, к которой не подключается Сз, сохраняет напряжение предзаряда Ucc/2, на­пряжение на другой половине, к которой подключается выбранный ЗЭ, от­клоняется от напряжения предзаряда на U в ту или иную сторону в завйсимости от того, считывается единица или ноль. Неравенство напряжений в точках А и В вносит несимметрию проводимостей транзисторов T1 и T2. Для считывания и регенерации данных сигнал "Подготовка" переводится на высо­кий уровень. Транзисторы TH1 и TH2 открываются, и возникает схема тригге­ра, находящегося в неустойчивом состоянии, близком к симметричному. Та­кой триггер в силу своих свойств быстро перейдет в устойчивое состояние, предопределенное начальной несимметрией его режима. На выходах триггера сформируются полные напряжения высокого и низкого уровней. Так как од­ни и те же точки А и В являются одновременно и входами и выходами усили­теля-регенератора, после своего срабатывания он восстанавливает на емкости Сз полное значение считанного сигнала. Тем самым автоматически осуществ­ляется регенерация данных в ЗЭ. Состояние триггера определяет также сигна­лы, выводимые во внешние цепи в качестве считанной информации.

Мультиплексирование шины адреса

Особенностью динамических ЗУ является мультиплексирование шины адре­са. Адрес делится на два полуадреса, один из которых представляет собою адрес строки, а другой — адрес столбца матрицы ЗЭ. Полуадреса подаются на одни и те же выводы корпуса ИС поочередно. Подача адреса строки со­провождается соответствующим стробом RAS (Row Address Strobe), а адреса столбца — стробом CAS (Column Address Strobe). Причиной мультиплекси­рования адресов служит стремление уменьшить число выводов корпуса ИС и тем самым удешевить ее, а также то обстоятельство, что полуадреса и сигна­лы RAS и CAS в некоторых режимах и схемах используются различно (например, в режимах регенерации адрес столбца вообще не нужен). Сокра­щение числа внешних выводов корпуса для динамических ЗУ особенно акту­ально, т. к. они имеют максимальную емкость и, следовательно, большую раз­рядность адресов. Например, ЗУ с организацией 16Мх1 имеет 24-разрядный адрес, а мультиплексирование сократит число адресных линий на 12.

Внешняя организация и временные диаграммы

На рис. 4.36 показаны внешняя организация и временные диаграммы дина­мического ОЗУ. Циклы обращения к ЗУ начинаются сигналом и за­паздывающим относительно него сигналом . Отрицательным фронтам этих сигналов соответствуют области подачи на адресные линии ЗУ полуад­ресов, адресующих строки. и столбцы матрицы соответственно. Согласно указанию выполняемой операции (сигналу R/W) либо вырабатываются вы­ходные данные DO, либо принимаются входные данные DI. В циклах реге­нерации подаются только импульсные сигналы и адреса строк. Облас­ти безразличных значений сигналов на рисунке заштрихованы.

Рис. 4.36. Пример внешней организации и временных диаграмм динамического ЗУ

Схема динамического ЗУ

В схеме динамического ЗУ (рис. 4.37) один из столбцов матрицы раскрыт полностью, другие столбцы аналогичны ему. Ключевые транзисторы для простоты изображения представлены кружками, как пояснено в левом верх­нем углу рисунка. Обозначения блоков стандартны за исключением обозна­чения ФТС — формирователь тактирующих сигналов.

В исходном состоянии (до обращения к ЗУ) сигнал пассивен, т. е. имеет высокий уровень, который замыкает ключи 1 и подает напряжение Ucc/2 на подушины записи-считывания ЛЗСд и ЛЗСд для их предзаряда. При обраще­нии к ЗУ активизируется сигнал RAS одновременно с подачей по шине адре­са А первого полуадреса (адреса строки). При этом ключи 1 размыкаются и линии записи-считывания изолируются от источника напряжения Ucc/2, а формирователь ФТС1 вырабатывает пару последовательных сигналов Ф1 и Ф2. Тактирующий сигнал Ф1 разрешает загрузку регистра РгХ и работу де­шифратора ДШХ, одна из выходных линий которого возбуждается и выбирает все ЗЭ строки, адрес которой содержится в регистре РгХ.

Рис. 4.37. Схема динамического ЗУ

В разрыв между секциями ЛЗСд и ЛЗСв включен усилитель-регенератор, для которого подключение ЗЭ, хранящего единицу или ноль, создает дисбаланс входных сигналов.

Второй тактирующий сигнал Ф2 снимает сигнал "Подготовка" с усилителей-регенераторов, и они срабатывают, формируя в своих точках входов-выходов полные уровни сигналов, что восстанавливает состояния ЗЭ выбранной строки.

Для последующих операций чтения или записи требуется наличие сигнала CAS, разрешающего формирователю ФТС2 формирование второй'пары так­тирующих сигналов ФЗ и Ф4. Сигнал ФЗ загружает в PrY адрес столбца, а Ф4 активизирует дешифратор ДШУ, вследствие чего открываются ключи 2 выбранного столбца.

В зависимости от сигнала R/W, линии ЛЗС подключаются либо к выходной шине данных (через ключ 4 при R/W = 1), либо к линии входных данных (через ключи 3 при R/W =0). •

Для операции регенерации, целиком проходящей внутри ЗУ, связь с внеш­ними выводами не требуется, поэтому для нее достаточно подачи только сигнала RAS (совместно с адресами регенерируемых строк) и выработки только тактирующих сигналов Ф1 и Ф2.

Кроме режимов записи и считывания, в динамических ЗУ иногда организуют дополнительные режимы, в частности, режим "считывание-модификация-запись". В этом режиме в одном цикле слово считывается и вновь записывает­ся по тому же адресу, но может быть изменено (модифицировано). Такой ре­жим используется в ЗУ с коррекцией ошибок, например, с применением ко­дов Хемминга. В этом случае слово с контрольными разрядами считывается, проверяется контрольной схемой и при необходимости исправляется и вновь записывается по старому адресу. Длительность цикла режима "считывание-модификация-запись" больше циклов записи и считывания, но меньше их суммы, поэтому время на коррекцию содержимого ЗУ сокращается.

Билет27 SDRAM, SDRAMII

Структуры типа SDRAM

Хотя переход от базовой структуры DRAM к архитектурам FPM и EDORAM повысил быстродействие памяти, этого оказалось недостаточно для совре­менных компьютеров и графических систем. Память типа SDRAM (Synchronous DRAM) заняла сейчас важное место в качестве быстродейст­вующей памяти с высокой пропускной способностью.

В SDRAM синхросигналы памяти тесно увязаны с тактовой частотой систе­мы, в них используется конвейеризация тракта продвижения информации, может применяться многобанковая структура памяти и др.

Синхронные DRAM были предложены в 1994 г. в работе [58] как двухбанко­вые системы с трехступенчатым конвейером, имевшие пропускную способ­ность 250 Мбайт/с. Эти ЗУ работали на частоте 125 МГц при Ucc = 3,3 В и топологической норме 0,5 мкм. Причем площадь кристалла (113,7мм2) практически не отличалась от площади кристаллов обычных DRAM той же емкости.

До более подробного ознакомления с памятью типа SDRAM рассмотрим общий вопрос о конвейеризации трактов обработки информации. Сущность конвей­еризации заключается в разбиении трактов обработки информации на ступени. На рис. 4.39 показан тракт обработки данных, содержащий входной и выходной регистры и логическую схему между ними. Исходя из тезиса о возможности подачи новых входных данных только после окончания обработки старых, полу­чим минимальный период тактовых импульсов для этой схемы:

где tpг — задержка входного регистра на пути "такт-выход"; tкц — задержка сиг­нала в комбинационной цепи (логической схеме); tsu— время предустановки выходного регистра.

Рис. 4.39. Исходный (а) и конвейеризованный (б) тракты обработки информации

Уменьшения Tmin, т. е. повышения частоты тактовых импульсов, можно добиться снижением tкц путем расщепления логической схемы на ступени, разделенные регистрами (рис. 4.39, б). Если логическая схема расщепляется по глубине ровно пополам, то новое значение минимального периода тактовых импульсов опреде­лится тем же соотношением, что и для схемы, показанной на рис. 4.39, а, однако численное значение задержки логической схемы нужно будет уменьшить вдвое.

Применение конвейера увеличивает поток информации от входа к выходу за единицу времени, хотя, в то же время, единица информации проходит от входа к выходу за большее время, чем в схеме без конвейеризации.

В микросхемах SDRAM внешние управляющие сигналы фиксируются по­ложительными фронтами тактовых импульсов и используются для генера­ции команд, управляющих процессами в ЗУ. Команда ACT (Active) связана с выбором строки по соответствующему адресу. Команда RED (Read) опре­деляет адрес первого столбца для чтения данных. Команда PRE (Precharge) связана с этапом предзаряда шин.

Первое слово после формирования адреса появляется с запаздыванием на несколько тактов (Access Latency). Время доступа при этом "обычное", т. е. такое, каким бы оно было в стандартном ЗУ. Адреса следующих слов фор­мируются внутренним счетчиком, и слова появляются в каждом такте (рис. 4.40, а). Чтобы ускорить темп появления слов, в пакете организуется трехступенчатый конвейер (рис. 4.40, б). Работу конвейера можно опреде­лить как параллельное функционирование последовательно активизируемых блоков. В соответствии с управлением тактами каждый сегмент схемы столбца работает в параллель с другими (рис. 4.40, в).

В микросхемах SDRAM предусматривают возможность регулировки запаз­дывания первого доступа с целью приспособления памяти к частотным тре­бованиям системы и длины пакета, в котором слова читаются или записы­ваются в каждом такте после всего одной команды.

Рис. 4.40. Временные диаграммы (а), трехступенчатый конвейер (б) и временные соотношения обработки информации (в) для синхронных динамических ОЗУ

К достоинствам SDRAM относится отсутствие больших проблем по согласо­ванию взаимного положения во времени входных сигналов, что в иных слу­чаях может быть сложным. Здесь же положение облегчается, т. к. входные сигналы фиксируются (защелкиваются) фронтами тактовых импульсов, же­стко задающими моменты их появления и исчезновения. В SDRAM легко реализуются и многобанковые системы памяти на одном кристалле.

Билет28 Алгоритмы регенерации динам памяти.

Во избежание потери информации динамические ЗУ нуждаются в постоян­ной регенерации. Без обновления информация в виде зарядов конденсато­ров может сохраняться только в течение нескольких миллисекунд (в совре­менных ИС это интервал от 1 до 15 мс).

Традиционным режимом регенерации является режим строчной регенера­ции путем осуществления циклов чтения по всем строкам матрицы ЗЭ. При этом процесс не сопровождается выдачей данных на выходные буферы, а целиком проходит внутри ЗУ. Используются только адреса строк, а адреса столбцов не требуются.

Если длительность цикла чтения tCY, а число строк матрицы ЗУ Nстр, то на регенерацию данных потребуется время tpeг = tCY Nстр. Относительные поте­ри времени на регенерацию составят величину

где Трег — период повторения операции регенерации.

Например, в ЗУ емкостью 1 Мбит с организацией 1Мх1, для которого длительность цикла чтения равна 100 нс, а период регенерации составляет 5 мс, потери времени на регенерацию составят

(210 = 1024 — число строк в квадратной матрице, содержащей 1М запоми­нающих элементов).

Пример структуры контроллера регенерации, управляющего этим процес­сом, приведен на рис. 4.41. Модуль памяти составлен из одноразрядных микросхем, число который равно разрядности хранимых в ЗУ слов. Относи­тельно входных сигналов все микросхемы включены параллельно. В рабочем режиме модулем управляет процессор, в режиме регенерации — контроллер. В рабочем режиме триггеры Т1 и Т2 сброшены. Нулевое значение выхода Т2 сбрасывает счетчик CTR, блокирует передачу через элемент И-ИЛИ строба RASpeг и по адресному входу А мультиплексора MUX2 обеспечивает переда­чу на выход этого мультиплексора адресов от мультиплексора MUX1.

Рис. 4.41. Схема контроллера динамического ОЗУ

При этом модуль памяти получает сигналы и , соответствующие рабочему режиму, адреса А1 и А2 строк и столбцов, выдаваемые процессо­ром в сопровождении стробов и , а также сигналы управления R/W и . При записи модулем памяти воспринимаются входные данные DI, при чтении выдаются выходные данные DO. Так, реализуется рабочий режим. Генератор G непрерывно генерирует последовательность импульсов, период повторения которых равен длительности цикла чтения ЗУ. Делитель частоты ДЧ понижает частоту импульсов генератора так, что на его выходе период повторения импульсов | будет равен периоду регенерации Трег (составит не­сколько миллисекунд). Таким образом, с периодом Трег на выходе ДЧ появ­ляется импульс, что заставляет триггер Т1 принять единичное состояние и инициировать режим регенерации. Единичное значение сигнала HOLD яв­ляется сигналом запроса на управление памятью со стороны контроллера. Этот сигнал поступает на соответствующий вход процессора. Процессор не может остановиться мгновенно, т. к. для прерывания выполняемой им программы требуются определенные операции. Произведя эти операции, процессор вырабатывает сигнал HLDA, разрешающий переход к операции регенерации ЗУ. Сигнал HLDA устанавливает триггер Т2, в результате чего блокируется передача стробов RAS и CAS на модуль памяти, разрешается передача на вход RAS per, вырабатываемого формирователем контроллера,

мультиплексор MUX2 переключается на передачу адресов со счетчика CTR на адресный вход ЗУ. Одновременно с этим триггер Т2 снимает сигнал асинхронного сброса со входа R счетчика, и он начинает перебирать адреса строк от нулевого до максимального (конкретно в показанной схеме таких адресов 64). Появление импульса переполнения счетчика сбрасывает триггер Т1, обозначая этим окончание операции регенерации и снимая сигнал HOLD. В ответ процессор снимает сигнал HLDA, после чего очередной им­пульс генератора сбрасывает Т2, возвращая схему в рабочий режим.

В последнее время разработаны совмещенные контроллеры кэш-памяти и динамических ЗУ. В некоторых ЗУ схемы регенерации данных реализованы на самом кристалле памяти, и от разработчика не требуется специальных мер по организации этого процесса. Такие ЗУ называют квазистатическими.

Билет31 Разновидности полузаказных ИМС. Классификация.

Аспектами стандартизации интерфейса являются функциональная, электри­ческая и механическая совместимости.

Функциональная совместимость модулей требует выработки определенных

управляющих сигналов, генерируемых обменивающимися модулями, имею­щих заданное смысловое значение и временное положение.

Электрическая совместимость обеспечивается определенными уровнями сигналов, их мощностями и т. п.

Механическая совместимость предполагает применение определенных типов и размеров конструкций, соединителей и т. д.

Соответственно сказанному, к основным элементам интерфейса относят протокол обмена (совокупность правил, регламентирующих способ выпол­нения заданных функций), аппаратную часть (физическую реализацию уст­ройств) и программное обеспечение;

Интерфейсы имеют развитую классификацию по признакам конфигурации цепей связи между объектами (магистральные, радиальные интерфейсы и др.), способу передачи информации (параллельные, последовательные и др.), ре­жиму передачи данных (дуплексный, полудуплексный и симплексный), спо­собу обмена (асинхронные и синхронные).

На характер интерфейса существенно влияет область его применения, соглас­но областям применения выделяют несколько классов интерфейсов. Интер­фейс межмодульного обмена в микропроцессорных системах, с которым свя­заны рассматриваемые в этой главе БИС, называют системным (внутренним).

Интерфейс (шина) Microbus

Интерфейс Microbus был разработан в конце 70-х годов для построения сис­тем на основе 8-разрядных микропроцессоров Intel 8080, Motorola 6.800 и др.

Он является системным, однопроцессорным, магистральным, параллель­ным, асинхронным интерфейсом с полудуплексной (двусторонней пооче­редной) передачей данных. Интерфейс получил широкое распространение при объединении в систему не более 10 подключаемых к магистрали ИС, расположенных в непосредственной близости друг от друга. Для этого ин­терфейса разработан ряд интерфейсных БИС (комплектов К580, К589 и др.).

В функциональном аспекте интерфейс задается набором линий (сигналов), обеспечивающих обмен информацией между модулями, и временными па­раметрами (длительностями сигналов и их взаимным расположением во времени).

Интерфейс Microbus имеет 36 линий, в числе которых 16-разрядная шина адреса, 8-разрядная шина данных и следующие линии для управляющих сигналов:, , , , RDY, INT, , HOLD, , CLK, RESET,.

Эти сигналы рассматривались при описании микропроцессора Intel 8085A и не нуждаются в дополнительных пояснениях. Исключение составляет сиг­нал BUSEN. Этот сигнал поступает от контроллера прямого доступа к па­мяти при захвате им шин МПС и для подстраховки блокирует выходы шин микропроцессора с тремя состояниями (типа ТС). При построении систем может и не использоваться.

В интерфейсе адресные пространства памяти и ВУ разделены, выполняются протоколы адресного (программного) обмена, обмена по прерываниям и прямого доступа к памяти.

В сведениях об интерфейсе приводятся также временные характеристики сигналов для циклов адресного обмена и др.

Интерфейс И-41

Позднее был разработан интерфейс фирмы Intel Multibus и на его основе оте­чественный интерфейс И-41. Этот интерфейс является многомашинным, сис­темным, магистральным, параллельным, полудуплексным. Допускается ис­пользование 8- и 16-разрядных модулей, один из которых (активный) играет роль задатчика, другой (пассивный) — исполнителя. При запросах управления магистралью одновременно от нескольких задатчиков решается задача арбит­ража. В состав линий входят 25-разрядная шина адреса (одна из ее линий пе­редает признак двухбайтной передачи), 16-разрядная шина данных и две ли­нии контроля каждого байта на четность, 8-разрядная шина управления ад­ресным (программным) обменом, 9-разрядная шина прерываний, 7-разрядная шина управления интерфейсом, 10-разрядная вспомогательная шина и шина источников питания. На интерфейсе И-41 заданы протоколы:

-  адресного обмена (с возможным запретом обращения);

-  арбитража запросов задатчиков на управление магистралью и смены за-датчика;

-  обработки прерываний;

-  аварии в системе электропитания.

Интерфейс МПИ

Интерфейс МПИ (на основе Q-bus) — магистральный, параллельный, полу­дуплексный, асинхронный при передаче данных и синхронный при переда­че адреса. Адрес и данные передаются по одной и той же шине с разделени­ем во времени (мультиплексируемой шине адресов-данных). Основное на­значение интерфейса — построение однопроцессорных систем, точнее, сис­тем с одним ведущим процессором. Выполняются адресный обмен (в том числе и блочный), захват магистрали и прерывания. Адресное пространство памяти и ВУ — общее (интерфейс "с общей шиной") и может составлять 64 К (16-разрядный адрес) или 16 М (24-разрядный адрес). Формат дан­ных — байт или два байта. Для адресации ВУ отводится 8 К в конце АП.

Мультиплексирование адресов и данных снижает пропускную способность интерфейса, но значительно уменьшает число линий связи, упрощая и уде­шевляя шину.

С ростом разрядности и быстродействия процессоров изменялись и соответ­ствующие характеристики интерфейсов.

Появление ПЭВМ IBM PC/AT ассоциируется с применением интерфейса (шины) ISA, 32-разрядных процессоров 80386 и т. д. — с шиной EISA (Extended ISA) или МСА (микроканал). На уровне локальных шин сейчас широко применяется шина PCI (фирмы Intel), известна шина VL-bus и др.

Тактовая частота современных системных шин составляет 66...133 МГц.

Уже в первые годы развития техники интерфейсов фирма Intel разработала ряд БИС, предназначенных для реализации системных шин. В маркировке этих микросхем первыми были цифры 82, после которых стояли еще две цифры, обозначающие конкретный тип интерфейсной схемы. Простейшими микросхемами были шинные формирователи и порты (буферные регистры), более сложные операции обслуживались адаптерами и контроллерами. В ходе последующего развития интерфейсные схемы (схемы системной под­держки) претерпели ряд изменений, связанных с совершенствованием схемотехнологии ИС. Сейчас уровень интеграции ИС позволяет на одном кри­сталле объединить целый ряд устройств, которые ранее выполнялись в виде отдельных микросхем. Микросхемы с набором различных интерфейсных устройств, тем не менее, в структурном плане до сих пор базируются на "простых" ИС типа 82ХХ. Например, о современном периферийном кон­троллере 82С206 сказано: содержит две ИС 8259, две ИС 8237, одну ИС 8254 и др., где перечисленные ИС представляют собою давно разработанные структуры типа S2XX. Более того, даже в библиотеках схемных решений но­вейших СБИС программируемой логики структуры традиционных интер­фейсных схем используются в качестве макрофункций. Таким образом, рас­сматриваемые ниже адаптеры и контроллеры имеют как бы три лица: от­дельных микросхем, частей более сложных кристаллов и макрофункций библиотек СБИС программируемой логики.

Билет32

Обобщенная структура простыхPLD,программируемые пользователем опции. Пример структуры макроячейки

Билет33(см Билет 31)