ФЕДЕРАЛЬНОЕ АГЕНСТВО ПО ОБРАЗОВАНИЮ

Государственное образовательное учреждение

высшего профессионального образования

Московский государственный институт электроники и математики

(Технический университет)

Кафедра информационно-

коммуникационных технологий

КУРСОВАЯ РАБОТА

по курсу «Моделирование»

Вариант №1

«Счётчик делитель на 6»

ВЫПОЛНИЛА:

,

группа С-75

ПРОВЕРИЛА:

Москва 2010

Содержание:

Техническое задание. 3

Временная диаграмма для входов. 4

Режимы работы схемы.. 4

Требуемые результаты работы.. 4

Анализ рабочего задания. 4

Подготовка схемы к проведению логического моделирования. 6

Схема ЦУ в базовых элементах. 6

Описание на языке ЯЗОС.. 6

Номера входов элементов в ИС.. 7

Временная диаграмма. 7

Результаты логического моделирования. 8

Разработка обнаруживающего теста. 9

Первоначальная оценка полноты теста по временной диаграмме. 9

Таблица непроверенных неисправностей. 13

Анализ списка оставшихся неисправностей. 13

Вывод по проделанной работе. 14


Техническое задание

1.  Провести анализ заданной схемы на предмет корректности её работы в установленных режимах. При необходимости внести исправления в схему.

Разработать обнаруживающий тест с использованием системы схемотехнического проектирования "Мозаика".

Рис.1. Исходная схема.

Временная диаграмма для входов

Рис. 2. Исходная временная диаграмма.

Режимы работы схемы

Счетчик устанавливается в ноль при R0=R1=”1” Переключение всех триггеров по отрицательному фронту.

Требуемые результаты работы

Необходимо провести моделирование заданной схемы, если потребуется, внести исправления в схему, а также построить обнаруживающий тест с максимальной полнотой.

НЕ нашли? Не то? Что вы ищете?

Анализ рабочего задания.

Схема состоит из одного элемента «2 и-не» и четырёх JK-триггеров.

Счётчик устанавливается в 0, при R1=R2=1.

Переключение всех триггеров по отрицательному фронту.

JK-триггер 1, с выходом Y0 – счётчик делитель на 2.

2 JK – триггера (2 и 3) с выходами Y1 и Y2 – 2 счётчика делителя на 3.

JK-триггер 4 с выходом Y3 – счётчик делитель на 2.

Выход Y2 JK-триггера 3 является входом тактового импульса С JK-триггера (4), таким образом вся система является счётчиком делителем на 6.

Исходная временная диаграмма не отражает режимы работы схемы.

Рис.3. Исходная временная диаграмма.

Т. к. данные входного воздействия не отражают реальной работы схемы (R0 и R1=1 триггеры устанавливаются в 0), установим R0=0.

Рис. 4. Временная диаграмма после доработки.

Из приведённой временной диаграммы видно, что схема работает корректно.

Подготовка схемы к проведению логического моделирования

Схема ЦУ в базовых элементах

Рис. 5.

Описание на языке ЯЗОС

Рис. 6.

Номера входов элементов в ИС

JK-триггер 2 и-не

Рис. 7.

Временная диаграмма

Рис. 8.

Результаты логического моделирования

Рис. 9.

Как видно схема работает корректно.

Разработка обнаруживающего теста

Первоначальная оценка полноты теста по временной диаграмме

Видно, что полнота теста мало увеличивается начиная с 4-го такта. Поэтому сократим тест до этих 4-х тактов. Таблица непроверенных неисправностей:

1.  Подаём тестовую последовательность

R0

1

1

R1

1

1

C2

1

0

C1

0

1

J1

0

0

Необходимо подавать последовательность из 2-х тактов, т. к. триггер переключается по заднему фронту. Этот набор проверяет на константную «1» 13 вход 2 и 3 элементов.

Рис. 13. Динамика изменения полноты теста.

2. Подаём тестовую последовательность

R0

1

1

1

R1

0

0

0

C2

0

1

0

C1

1

0

1

J1

1

0

0

Этот набор проверяет на константную «1» 4-й вход 1-го элемента. Необходимо 3 такта, т. к. присутствует обратная связь.

2.  Подаём тестовую последовательность

R0

1

1

R1

0

0

C2

1

0

C1

0

1

J1

1

0

Проверяет на константную «1» 4-й вход первого и второго элемента.

3.  Подаём тестовую последовательность

R0

1

1

R1

0

0

C2

1

0

C1

0

1

J1

0

1

Этот набор проверяет на константную «1» первый элемент, 4 контакт. А так же на константный «0» четвёртый элемент, 3-й контакт.

5. Подаём тестовую последовательность

R0

1

1

1

R1

0

0

0

C2

0

1

0

C1

1

0

1

J1

1

0

0

Этот набор проверяет на константную «1» первый вход 3-го и 2-го элементов.

Таблица непроверенных неисправностей

Анализ списка оставшихся неисправностей.

У 4-го и 1-го элемента не проверяется константная «1» на входе 13, т. к. для проверки этой неисправности необходимо подать на J-1, K-0, R-0. В данной схеме на эти элементы не входы J и K возможно подать только однополярный сигнал.

У 4-го триггера невозможно проверить J и K входы (входы – 1 и 4), т. к. на вход С подаётся сигнал с выхода предыдущего блока. Для получения импульса, необходимо для переключения 4-го триггера нужно подавать на J входы предыдущего блока «1» в течение 6-и тактов и одновременно подавать «0» на этот же вход, чтобы проверить эти неисправности.

Вывод по проделанной работе.

Во время выполнения курсовой работы было проведено логическое моделирование цифрового устройства с последующим анализом правильности его функционирования и выявлением ошибки в первоначально заданной временной диаграмме. Далее была проведена разработка обнаруживающего теста для проверки неисправностей в реализуемом цифровом устройстве, определена его полнота и доработка его до требуемого качества.

В процессе выполнения работы были закреплены полученные знания при изучении раздела дисциплины по логическому моделированию и разработка тестов для обнаружения неисправностей в цифровых устройствах, а так же были приобретены практические навыки работы с современной автоматизированной системой логического моделирования «Мозаика-М».