Расчётно-графическая работа по дисциплине «Схемотехника» - «Разработка памяти»

МИНИСТЕРСВО ОБЩЕГО И ПРОФЕССИОНАЛЬНОГО ОБРАЗОВАНИЯ РФ

НОВОСИБИРСКИЙ ГОСУДАРСТВЕННЫЙ ТЕХНИЧЕСКИЙ УНИВЕРСИТЕТ

ФАКУЛЬТЕТ АВТОМАТИКИ ВЫЧИСЛИТЕЛЬНОЙ ТЕХНИКИ

Расчётно-графическая работа

По дисциплине «Схемотехника»

«Разработка памяти»

Кафедра: ВТ

Группа: АМ-310

Студент:

Преподаватель:

Новосибирск 2005 г.

Оглавление

Введение………………………………………………………………… 3

Цель работы……………………………………………………………… 4

Техническое задание……………………………………………………. 4

Выбор элементной базы………………………………………………… 4

Шинный интерфейс……………………………………………………… 4

Разработка структурной схемы памяти………………………………… 4

Расчёт количества необходимых микросхем памяти…………………. 5

Составление карты памяти……………………………………………… 6

Разработка адресного селектора………………………………………… 6

Выбор интерфейсных элементов………………………………………… 7

Разработка функциональной схемы памяти……………………………. 9

Расчёт временных параметров…………………………………………… 11

Заключение……………………………………………………………….. 16

Список используемой литературы………………………………………. 17

Приложение 1 “Техническая документация к памяти SRAM”………… 18

Введение

Разработка памяти включает в себя несколько этапов:

·  получение технического задания;

·  выбор типономиналов микросхем памяти, отвечающих требованиям технического задания;

·  выбор типономиналов микросхем, выполняющих функции интерфейсных элементов (они также должны удовлетворять требованиям технического задания);

·  расчёт нагрузки (токовой, ёмкостной), создаваемой микросхемами памяти на линии функционального назначения;

·  расчёт временных параметров разработанной памяти (время доступа, время цикла);

·  расчёт энергопотребления (в случае необходимости, если оно лимитировано в техническом задании).

Если Рассчитанные параметры не удовлетворяют требования технического задания, то либо принимается решение о выборе других типономиналов микросхем, либо данная ситуация должна быть оговорена разработчиком (как может повлиять на функционирование разработки отклонение тех или иных параметров, и на сколько существенно отклонение параметров)

При разработке также необходимо учитывать особенности конкретных типов памяти (например, для перепрограммируемой памяти нужно описать режимы программирования и стирания).

Цель работы:

Целью данной расчётно-графической работы является разработка резидентной памяти. Функционирование которой должно максимально соответствовать техническому заданию.

Техническое задание:

Разработать энергонезависимую память типа SRAM (статическая оперативная). Данная память должна включаться в трех шинную системную магистраль, состоящую из шины адреса (AB), шины данных (DB) и шины управления (CB).

Объём памяти SRAM – 16 Кб, разрядность – 16 бит (информационная организация (8Кх16)бит).

Обеспечить время циклов чтения и записи не более 70 нс. После выключения вторичного источника питания начинает работать резервный источник, время сохранения данных от которого должно составлять 150 часов.

Электрический интерфейс ТТЛ.

Выбор элементной базы:

Выбор типа номиналов подходящих нашему техническому заданию произведём на справочных интернет ресурсах ведущих фирм производителей микроэлектроники [1, 2, 3, 4].

Для реализации схемы выберем в качестве номинала:

для SRAM памяти микросхему фирмы CYPRESS – CY7C1071AV33, с организацией (2Мх16)бит, питающим напряжением 3.3±0.3 В, электрическим ТТЛ интерфейсом и временем доступа 12 нс.;

Техническая документация с описанием выбранных микросхем находится в приложении 1

Шинный интерфейс:

Исходя из технического задания мы должны обеспечить доступ памяти к трех шинной системной магистрали.

Так как информационная организация памяти типа SRAM и FF – 2Мх16, то для адресации памяти мы должны обеспечит 32-х битную шину адреса (AB) и 32-ти битную шину данных (DB). Также для управления памятью необходимо использование шины управления (CB) с которой будут поступать сигналы:

обращение к памяти MEM; сигнал разрешения чтения/записи WE#

Не исключено что в процессе разработки памяти нам придётся включить в шину управления дополнительные сигнальные линии, введение которых будет обусловлено особенностями функциональной схемы памяти и особенностями выбранных типаноминалов. Поэтому разрядность шины управления мы определим позднее.

Разработка структурной схемы памяти :

Произведём разработку структурной схемы. Заранее определим, что в структуре будут участвовать такие интерфейсные элементы как трансивер, буфер и адресный селектор.

Адресный селектор нам потребуется для того чтобы мы смогли выбирать необходимую нам память для процессов записи и чтения. Трансивер используем для обеспечения двунаправленной передачи данных, т. е. передачи данных как от самой памяти на шину DB, так и в обратном направлении, также необходимо буферизировать шину адреса. На шине данных и управления буферы не используется, предположим, что они присутствуют в составе трансивера и адресного селектора. Структурная схема разрабатываемой нами памяти приведена на рисунке 1.

AB 16

К другим

DB 16 элементам

системы

CB 2…n

 

SRAM A CE DQ WE#

16

 

16

 

ADDR SEL A SRAM MEM

 

 

Рис. 1. Структурная схема памяти.

Расчёт количества необходимых микросхем памяти

Так как в нашем распоряжении имеются 2 памяти с организацией (8Кх8)бит, а требуется получить (8Кх16)бит, то нам необходимо произвести наращивание информационной ёмкости по числу разрядов (по входам адреса микросхемы будут соединены параллельно).

Для определения необходимого количества микросхем применим формулу:

.

Количество необходимых физических страниц рассчитывается по формуле:

.

Здесь Nслов_блока – количество слов, хранимых блоком;

Nслов_ИМС - количество слов выбранной ИМС памяти;

mразр_блока – разрядность разрабатываемого блока;

mразр_ИМС – разрядность выбранной ИМС памяти.

Для памяти SRAM:

Это означает, что потребуется 2 ИМС памяти SRAM, при этом количество физических страниц будет равно 1.

В итоге мы получили что количество физических страниц памяти равно 1, поэтому нет необходимости в использовании дешифратора для выбора страниц памяти.

Составление карты памяти:

В адресации разрабатываемой нами памяти участвуют 2 её типа. Следовательно нам необходимо определить какие адреса будет занимать память SRAM, а какие память FF. Так как для адресации памяти SRAM и FF, исходя из технического задания, необходимо 2M=2*220=221 адресов (соответственно адресуемыми битами являются биты A0…A20), то встаёт вопрос, каким образом мы будем различать к какой именно памяти у нас идёт обращение. Для решения этого вопроса воспользуемся оставшимися 11 свободными битами адресации (соответственно это биты A31…A21). Память SRAM будем различать если бит A21 будет равен 1, а все остальные биты не участвующие в прямой адресации памяти равны 0. Для FF поступим аналогичным образом. Если А22=1 и все остальные свободные биты адресации равны 0. Для наглядности приведём таблицу, в которой будет отражено предложенное нами решение (Таблица 1).

Таблица 1

Биты адресации / Тип памяти	SRAM	Flash File
A31	0	0
A30	0	0
…	…	…
A22	0	1
A21	1	0
A20	*	*
…	…	…
A0	*	*

Функцию “арбитра” для выбора типа памяти возложим на адресный селектор. Который будет формировать определённые сигналы, поступающие к каждой из памятей при той или иной адресации.

Приведём рисунок иллюстрирующий распределение адресного пространства между памятями (Рис. 2). Для компактности отображения номеров адресов воспользуемся шестнадцатеричной системой счисления. При составлении карты памяти незанятые области адресного пространства будем считать резервными.

 

FFFF FFFF

Резерв

005F FFFF

Flash File

0

003F FFFF

SRAM

0

Резерв

0

Рис. 2. Распределение адресного пространства между памятями

Разработка адресного селектора:

Так как ранее мы оговорили, что для выбора типа памяти будем использовать адресный селектор, то опишем каким именно образом он будет формировать необходимые нам сигналы, свидетельствующие об обращении к типу запоминающего устройства. Для этого воспользуемся логическими выражениями и приведём термы произведения выражений на выходе селектора при анализе входных сигналов.

При составлении карты памяти мы определили, что для анализа типа памяти нам необходимо проверят “лишние” биты А31…А21. Также на вход адресного селектора подадим сигнал обращения к памяти MEM, свидетельствующий об обращении к памяти.

Исходя из наших размышлений получаем, что сигнал CE для памяти SRAM формируется следующим образом:

.

Для памяти типа FF получаем:

.

Также будем формировать сигнал, который свидетельствует о попадании адреса в резервную область адресного пространства (сигнал “обращение по недействительному адресу”). Обозначим его как EA (Error Address).

. Данный сигнал мы формируем лишь в том случае если в нашей системе не присутствует как-либо других устройств использующих адресное пространство процессора. Этот сигнал направим на шину управления.

Помимо этих сигналов адресный селектор должен формировать сигнал, разрешающий работу трансивера. Трансивер должен активизироваться в том случае если происходит обращение к одному из типов памяти (SRAM или Flash). Получаем:

.

Выбор интерфейсных элементов:

Для выбора интерфейсных элементов нам необходимо рассчитать нагрузку создаваемую микросхемами накопителя на линии данных, адреса и управления.

Так как микросхемы памяти выполнены по КМОП схемотехнологии, то нет необходимости определять токовые нагрузки создаваемые памятями в виду незначительности этого параметра (единицы микроампер). Также малы токи утечки буферов находящихся в Z-состоянии.

Перейдём к расчёту ёмкостной нагрузки. Для этого нам потребуются значения ёмкостных параметров микросхем памяти. Эти значения определим из технической документации. Для удобства их использования приведём таблицу 2, в которой сведём эти характеристики.

Таблица 2. Емкостные параметры памяти SRAM и Flash

Параметр	Максимальное значение	Единица измерения
SRAM
СIN	12	пФ
СOUT	15	пФ
Flash File
СIN/СIN2	10	пФ
СOUT	12	пФ

Расчёт нагрузки, создаваемой микросхемами памяти на линию адреса.

Расчёт будем производить по формуле:

,

где – коэффициент объединения;

Nслов_блока – количество слов, хранимых блоком;

Nслов_ИМС - количество слов выбранной ИМС памяти;

mразр_блока – разрядность разрабатываемого блока;

mразр_ИМС – разрядность выбранной ИМС памяти;

Смонт - паразитная монтажная ёмкость;

СIN ИМС – входная ёмкость ИМС (параметр из таблицы 2).

Для расчётов примем значение паразитной ёмкости Смонт=20пФ.

Для памяти SRAM:

пФ

Для памяти Flash:

пФ

Допустимое значение нагрузки, создаваемой микросхемой памяти равно 5-7пФ. Рассчитанное значение нагрузки превышает допустимую величину, поэтому необходимо использовать буфер.

Расчёт нагрузки, создаваемой микросхемами памяти на линию данных.

Расчёт производится по аналогичной формуле:

,

где – коэффициент объединения;

Nслов_ИМС - количество слов выбранной ИМС памяти;

СOUT ИМС – выходная ёмкость ИМС (параметр из таблицы 2).

Смонт=20пФ.

Для памяти SRAM:

пФ

Для памяти Flash:

пФ

Допустимое значение нагрузки, создаваемой микросхемой памяти равно 5-7пФ. Рассчитанное значение нагрузки превышает допустимую величину, поэтому необходимо использовать буфер. Но так как мы применяем трансивер, то в буферизации нет необходимости, потому что в состав трансивера входит буфер.

Расчёт нагрузки, создаваемой микросхемами памяти на линию управления.

где – коэффициент объединения;

СIN ИМС – входная ёмкость ИМС по входам управления (параметр из таблицы 2).

Для расчётов примем значение паразитной ёмкости Смонт=20пФ.

Для памяти SRAM:

пФ

Для памяти Flash:

пФ

Допустимое значение нагрузки, создаваемой микросхемой памяти равно 5-7пФ. Рассчитанное значение нагрузки превышает допустимую величину, поэтому необходимо буферизировать управляющие сигналы.

Теперь необходимо выбрать типономиналы интерфейсных элементов нагрузочная способность которых (ёмкостная) должна превышать расчётное значение нагрузок, полученных для каждой функциональной линии. Напряжения питания ИЭ должны совпадать с напряжением питания микросхем памяти, т. е. 3.3±0.3 В. Буфер и трансивер должны иметь разрядности совпадающие с разрядностями шин адреса и данных (32 бита). В качестве адресного селектора используем программируемую логику (ПЛ). Как уже было сказано ранее нам необходимо анализировать 11 бит адреса и 1 бит шины управления, поэтому нужно выбрать такую ПЛ, которая имеет не менее 12 входов, но использование ПЛ с большим числом входов не желательно так как это будет не рационально (в условиях свободного выбора элементов). Также не стоит выбирать ПЛ с большим числом макро ячеек, это объясняется малым числом использования булевых функций.

Выбор типономиналов произведём на справочных интернет ресурсах ведущих фирм производителей микроэлектроники [1, 2, 3, 4].

Исходя из предъявленных нами требований к типономиналам интерфейсных элементов свой выбор остановим на следующих типономиналах:

Адресный селектор - ATF22LV10C фирмы Atmel. Программируемое логическое устройство на базе электрического стирания (EE PLD). Напряжение питания от 3.0В до 5.0В. 12 входов, 10 выходов. Максимальная задержка распространения 10 нс.

Буфер - SN74ALVTH32244 фирмы Texas Instruments. Состоит из восьми четырёхразрядных буферов, каждый из которых имеет свой вход OE#. Питающее напряжение 3.3±0.3В. ТТЛ-совместимые входы и выходы. Время максимальной задержки распространения сигнала 3нс.

Трансивер - SN74ALVCH32245 фирмы Texas Instruments. Состоит из четырёх восьмиразрядных секций, каждый из которых имеет вход OE# и вход DIR (управление направлением передачи данных). Напряжение питания лежит в пределах от 1.65В до 3.6В. Имеет ТТЛ-совместимые входы и выходы. Время максимальной задержки распространения сигнала 3нс.

Разработка функциональной схемы памяти:

Имея в распоряжении выбранные микросхемы памятей и интерфейсных элементов мы можем приступить к построению функциональной схемы разрабатываемой памяти. При построении схемы необходимо учесть индивидуальные особенности каждой из микросхем.

Так во Flash памяти сигнал RESET# требуется подавать с блока синхронизации при включении питания. Чтобы снять защиту от записи на вход WP#/ACC необходимо подавать напряжение в 12.5В. Чтобы включить защиту от записи, на этот вход требуется подать потенциал земли. Управление этим сигналом можно осуществлять как посредством мультиплексора, так и посредством ключевого элемента. В свою очередь управление самим мультиплексором или ключевым элементом осуществляется с шины управления. На вход BYTE# подадим единичный сигнал, так как от нас не требуется вывод данных по байтно. Сигнал RY/BY#, формируемый микросхемой Flash-памяти, должен анализироваться процессором, поэтому должен быть отправлен на шину управления. Вход OE# заземляем чтобы выходной буфер памяти всегда был активен. На вход WE# подаём сигнал с шины управления, на вход А сигнал с шины адреса.. Сигнал CE# формируется адресным селектором

Для SRAM памяти вход OE# заземляем, так как в Z-состояние он сможет переходить и при CE=0. На BHE# и BLE# подаём потенциал земли, т. к. нет необходимости вывода слов по байтно. На WE# сигнал приходит с шины управления, на вход A с шины адреса. CE формируется адресным селектором.

Работу трансивера разрешаем сигналом EA (сигнал EA формируется если выбрана одна из наших памятей) с выхода адресного селектора, подав его на вход OE# трансивера. Управлять направлением передачи данных в трансивере будем посредством сигнала WE#, поступающего с шины управления. При WE#=0 (запись) трансивер должен передавать данные с шины данных в память (DIR=0), а при WE#=1 (чтение) – из памяти на шину данных (DIR=1).

Сигнал WE# необходимо буферизировать. Вход OE# буфера заземлим для постоянного разрешения его работы.

На рисунке 3 представлена структурная схема разработанной памяти.

Расчёт временных параметров:

Рассчитаем временные параметры для каждого типа памяти – tзаписи, tчтения с учётом справочных норм.

Чтение для памяти SRAM.

Для расчёта tчтения изобразим на временных диаграммах (рис.4) два смежных цикла операции чтения. Временные параметры цикла чтения памяти SRAM приведены в таблице 3.

Таблица 5. Временные параметры цикла чтения SRAM.

Параметр	Пояснения
tHZCE= 6нс	Задержка с момента СЕ=0 до появления на выходе высокого импеданса
tRC=12нс	Время цикла чтения
tACE=12нс	Задержка с момента установления СЕ=1 до появления на выходе действительных данных
tADRSEL=10нс	Задержка адресного селектора
tTR=3нс	Задержка между входами и выходами данных трансивера
tTREN=4.4нс	Задержка трансивера при включении
tTRDIS=4.1нс	Задержка трансивера при выключении
tBUF=2.5нс	Задержка буфера

tчтения= tBUF+ tADRSEL+ tACE+ tADRSEL+ tTREN+ tHZCE=2.5+10+12+10+4.4+6=44.9(нс)

Запись для памяти SRAM.

Для расчёта tзаписи изобразим на временных диаграммах (рис.5) два смежных цикла операции записи. Временные параметры цикла записи памяти SRAM приведены в таблице 4.

Таблица 4. Временные параметры цикла записи SRAM.

Параметр	Пояснения
tSCE= 8нс	Время предустановки CE до окончания записи
tWC=12нс	Время цикла записи
tAW=12нс	Время предустановки адреса до окончания записи
tPWE=8нс	Длительность сигнала WE#
tADRSEL=10нс	Задержка адресного селектора
tTR=3нс	Задержка между входами и выходами данных трансивера
tTREN=4.4нс	Задержка трансивера при включении
tTRDIS=4.1нс	Задержка трансивера при выключении
tBUF=2.5нс	Задержка буфера

tзаписи= tBUF+ tADRSEL+ tSCE=2.5+10+8=20.5(нс)

Чтение для памяти Flash.

Для расчёта tчтения изобразим на временных диаграммах (рис.6) два смежных цикла операции чтения. Временные параметры цикла чтения памяти Flash приведены в таблице 5.

Таблица 5. Временные параметры цикла чтения Flash.

Параметр	Пояснения
tCE= 90нс	Задержка с момента СЕ=0 до появления на выходе действительных данных
tRC=90 нс	Время цикла чтения
tACC=90нс	Задержка с момента установления адреса до появления на выходе действительных данных
tDF=16нс	Задержка с момента СЕ=1 до высокого импеданса на выходе
tADRSEL=10нс	Задержка адресного селектора
tTR=3нс	Задержка между входами и выходами данных трансивера
tTREN=4.4нс	Задержка трансивера при включении
tTRDIS=4.1нс	Задержка трансивера при выключении

tчтения= tBUF+ tADRSEL+ tCE+ tTREN+ tDF=2.5+10+90+4.4+16=122.9(нс)

Запись для памяти Flash.

Длительность записи и стирания для Flash-памяти не укладывается во время доступа, определённое в техническом задании. Для этих операций мы должны обеспечить ввод командной последовательности, определённой изготовителем микросхемы памяти. После этого начинается непосредственно операция записи или стирания. На выходе RY/BY# - низкий уровень сигнала (память занята). Процессор может узнавать о состоянии процесса записи или стирания также по некоторым битам шины данных.

Биты мерцания – DQ6 и DQ2. Если DQ6 принимает значение то 0 то 1, то процедура записи не завершена. DQ2 мерцает, если процессор обращается по чтению к сектору, который стирается. Бит DQ5 установлен в 1, если превышено время записи или стирания.

Для выполнения операции записи (стирания) необходимо предусмотреть процессором выполнение этой операции. Кроме того при выполнении этого процесса процессор не должен обращаться к памяти SRAM, так как возможен конфликт.

Заключение

При выполнении работы были осуществлены основные этапы разработки микросхем памяти. Рассмотрено распределение адресного пространства процессора между двумя устройствами; наращивание информационной ёмкости по числу разрядов; произведён расчёт нагрузки накопителей на различные функциональные линии; просмотр и изучение необходимой технической документации на микросхемы от зарубежных производителей; составление структурной и функциональной схемы разрабатываемого устройства.

В итоге работы была разработана памяти, соответствующая всем выдвинутым в техническом задании требованиям. Тем самым мы обеспечили:

·  Общую ёмкость и информационную организация памятей входящих в её состав – 8Mб (2Мх32)бит

Мы мпользовали по 2 ИМС памяти с информационной организацией (2Мх16)бит

·  Необходимую длительность циклов в 150 нс.

Длительность циклов чтения составила

Для памяти SRAM: 44.9

Для памяти Flash:122.9

Длительность циклов чтения составила

Для памяти SRAM:20.5

Сопоставив полученные временные задержки с указанными в техническом можно сделать вывод, что памяти Flash мы обеспечиваем хороший цикл чтения. Для чтения и записи SRAM полученные циклы очень малы, что является нехорошим фактором в разработанной памяти.

·  Электрический интерфейс – ТТЛ

·  Системный интерфейс - трехшинный
Список используемой литературы

Интернет ресурсы:

1.  www.

2.  www.

3.  www.

4.  www.