Глава 6

Интерфейсные БИС/СБИС микропроцессорных комплектов

§ 6.1. Интерфейсы микропроцессорных систем

С задачей обмена информацией между модулями МПС или другими блока­ми связано понятие стандартного интерфейса, т. е. совокупности средств, обеспечивающих совместимость модулей или иных блоков.

Аспектами стандартизации интерфейса являются функциональная, электри­ческая и механическая совместимости.

Функциональная совместимость модулей требует выработки определенных

управляющих сигналов, генерируемых обменивающимися модулями, имею­щих заданное смысловое значение и временное положение.

Электрическая совместимость обеспечивается определенными уровнями сигналов, их мощностями и т. п.

Механическая совместимость предполагает применение определенных типов и размеров конструкций, соединителей и т. д.

Соответственно сказанному, к основным элементам интерфейса относят протокол обмена (совокупность правил, регламентирующих способ выпол­нения заданных функций), аппаратную часть (физическую реализацию уст­ройств) и программное обеспечение;

Интерфейсы имеют развитую классификацию по признакам конфигурации цепей связи между объектами (магистральные, радиальные интерфейсы и др.), способу передачи информации (параллельные, последовательные и др.), ре­жиму передачи данных (дуплексный, полудуплексный и симплексный), спо­собу обмена (асинхронные и синхронные).

На характер интерфейса существенно влияет область его применения, соглас­но областям применения выделяют несколько классов интерфейсов. Интер­фейс межмодульного обмена в микропроцессорных системах, с которым свя­заны рассматриваемые в этой главе БИС, называют системным (внутренним).

НЕ нашли? Не то? Что вы ищете?

Интерфейс (шина) Microbus

Интерфейс Microbus был разработан в конце 70-х годов для построения сис­тем на основе 8-разрядных микропроцессоров Intel 8080, Motorola 6.800 и др.

Он является системным, однопроцессорным, магистральным, параллель­ным, асинхронным интерфейсом с полудуплексной (двусторонней пооче­редной) передачей данных. Интерфейс получил широкое распространение при объединении в систему не более 10 подключаемых к магистрали ИС, расположенных в непосредственной близости друг от друга. Для этого ин­терфейса разработан ряд интерфейсных БИС (комплектов К580, К589 и др.).

В функциональном аспекте интерфейс задается набором линий (сигналов), обеспечивающих обмен информацией между модулями, и временными па­раметрами (длительностями сигналов и их взаимным расположением во времени).

Интерфейс Microbus имеет 36 линий, в числе которых 16-разрядная шина адреса, 8-разрядная шина данных и следующие линии для управляющих сигналов:, , , , RDY, INT, , HOLD, , CLK, RESET,.

Эти сигналы рассматривались при описании микропроцессора Intel 8085A и не нуждаются в дополнительных пояснениях. Исключение составляет сиг­нал BUSEN. Этот сигнал поступает от контроллера прямого доступа к па­мяти при захвате им шин МПС и для подстраховки блокирует выходы шин микропроцессора с тремя состояниями (типа ТС). При построении систем может и не использоваться.

В интерфейсе адресные пространства памяти и ВУ разделены, выполняются протоколы адресного (программного) обмена, обмена по прерываниям и прямого доступа к памяти.

В сведениях об интерфейсе приводятся также временные характеристики сигналов для циклов адресного обмена и др.

Интерфейс И-41

Позднее был разработан интерфейс фирмы Intel Multibus и на его основе оте­чественный интерфейс И-41. Этот интерфейс является многомашинным, сис­темным, магистральным, параллельным, полудуплексным. Допускается ис­пользование 8- и 16-разрядных модулей, один из которых (активный) играет роль задатчика, другой (пассивный) — исполнителя. При запросах управления магистралью одновременно от нескольких задатчиков решается задача арбит­ража. В состав линий входят 25-разрядная шина адреса (одна из ее линий пе­редает признак двухбайтной передачи), 16-разрядная шина данных и две ли­нии контроля каждого байта на четность, 8-разрядная шина управления ад­ресным (программным) обменом, 9-разрядная шина прерываний, 7-разрядная шина управления интерфейсом, 10-разрядная вспомогательная шина и шина источников питания. На интерфейсе И-41 заданы протоколы:

-  адресного обмена (с возможным запретом обращения);

-  арбитража запросов задатчиков на управление магистралью и смены за-датчика;

-  обработки прерываний;

-  аварии в системе электропитания.

Интерфейс МПИ

Интерфейс МПИ (на основе Q-bus) — магистральный, параллельный, полу­дуплексный, асинхронный при передаче данных и синхронный при переда­че адреса. Адрес и данные передаются по одной и той же шине с разделени­ем во времени (мультиплексируемой шине адресов-данных). Основное на­значение интерфейса — построение однопроцессорных систем, точнее, сис­тем с одним ведущим процессором. Выполняются адресный обмен (в том числе и блочный), захват магистрали и прерывания. Адресное пространство памяти и ВУ — общее (интерфейс "с общей шиной") и может составлять 64 К (16-разрядный адрес) или 16 М (24-разрядный адрес). Формат дан­ных — байт или два байта. Для адресации ВУ отводится 8 К в конце АП.

Мультиплексирование адресов и данных снижает пропускную способность интерфейса, но значительно уменьшает число линий связи, упрощая и уде­шевляя шину.

С ростом разрядности и быстродействия процессоров изменялись и соответ­ствующие характеристики интерфейсов.

Появление ПЭВМ IBM PC/AT ассоциируется с применением интерфейса (шины) ISA, 32-разрядных процессоров 80386 и т. д. — с шиной EISA (Extended ISA) или МСА (микроканал). На уровне локальных шин сейчас широко применяется шина PCI (фирмы Intel), известна шина VL-bus и др.

Тактовая частота современных системных шин составляет 66...133 МГц.

Уже в первые годы развития техники интерфейсов фирма Intel разработала ряд БИС, предназначенных для реализации системных шин. В маркировке этих микросхем первыми были цифры 82, после которых стояли еще две цифры, обозначающие конкретный тип интерфейсной схемы. Простейшими микросхемами были шинные формирователи и порты (буферные регистры), более сложные операции обслуживались адаптерами и контроллерами. В ходе последующего развития интерфейсные схемы (схемы системной под­держки) претерпели ряд изменений, связанных с совершенствованием схемотехнологии ИС. Сейчас уровень интеграции ИС позволяет на одном кри­сталле объединить целый ряд устройств, которые ранее выполнялись в виде отдельных микросхем. Микросхемы с набором различных интерфейсных устройств, тем не менее, в структурном плане до сих пор базируются на "простых" ИС типа 82ХХ. Например, о современном периферийном кон­троллере 82С206 сказано: содержит две ИС 8259, две ИС 8237, одну ИС 8254 и др., где перечисленные ИС представляют собою давно разработанные структуры типа S2XX. Более того, даже в библиотеках схемных решений но­вейших СБИС программируемой логики структуры традиционных интер­фейсных схем используются в качестве макрофункций. Таким образом, рас­сматриваемые ниже адаптеры и контроллеры имеют как бы три лица: от­дельных микросхем, частей более сложных кристаллов и макрофункций библиотек СБИС программируемой логики.

§ 6.2. Шинные формирователи и буферные регистры

Шинные формирователи

Шинные формирователи (ШФ), называемые также приемопередатчиками, шинными драйверами или магистральными вентиль-буферами, включаются между источником информации и шиной. Они усиливают сигналы по мощ­ности при работе на шину, отключают источник информации от шины, когда он не участвует в обмене, формируют при необходимости требуемые уровни сигналов логической 1 или 0. Двунаправленные ШФ позволяют в зависимости от сигнала управления передавать сигналы в шину или, напро­тив, .принимать их с шины и передавать приемнику данных.

Рис. 6.1. Схема шинного формирователя К580ВА86 (а) и временные диаграммы его работы (б)

Различные ШФ отличаются не только разрядностью, но и передачей сигна­лов в прямом или инвертированном виде (ШФИ), а также прямыми или инверсными сигналами разрешения работы. Отличаются они и электриче­скими характеристиками.

В серии КР580 имеются ШФ ВА86 и ШФИ ВА87 — аналоги микросхем 8286 и 8287, схема первого показана на рис. 6.1, а.

Шина А (линии А0-7) принимает данные от МП или передает их ему, шина В (линии В0-7) связана с магистралью, на которую передает информацию или с которой принимает ее. Сигнал переводит выходы усилителей в третье состояние (при его высоком уровне), либо разрешает их работу (при низком уровне). При разрешении работы направление передачи зависит от сигнала Т (Transmit). Функционирование ШФ подчиняется условиям, ука­занным в табл. 6.1.

Таблица 6.1

Так как шина А связана с МП, а шина В—с магистралью, для них преду­смотрена разная нагрузочная способность: выходы В обеспечивают токи 32 мА и -5 мА (при высоком и низком уровнях выходного напряжения со­ответственно), выходы А обеспечивают токи 16 мА и -1 мА.

Уровни выходного напряжения 2,4 В и 0,5 В, требуемые уровни входного напряжения 2,0 В и 0,8 В.

На временных диаграммах (см. рис. 6.1, б) показаны задержки сигналов при их распространении через открытые ШФ и относительно изменений управ­ляющих сигналов. Первая задержка для ШФ составляет 30 нc, для ШФИ 22 нc, задержка t2 перехода выходов в состояние "отключено" не превышает 18 нc, задержка t3 переходов от состояния "отключено" к активным состоя­ниям не более 30 нc. Времена выдержки 14 и предустановки (5 сигнала отно­сительно моментов изменения сигнала ОЕ составляют соответственно не менее t5 и не менее 30 нc.

ШФ выполняются на элементах ТТЛШ. Приведенные временные парамет­ры даны для максимальных нагрузочных токов и емкостей 300 пФ (для вы­ходов В) и 100 пФ (для выходов А).

Шинные формирователи широко представлены в сериях цифровых элемен­тов. Кроме рассмотренных выше, можно указать ШФ серий К589, К555, КР1533, КР1554 и др.

Восьмиразрядный ШФ серии КР1533 (технология ТТЛШ) характеризуется следующими параметрами:

- выходной ток 30...112 мА;

- задержка распространения сигнала 10 нc;

- время выхода из ТС в активное состояние 20 нc;

- время перехода из активного состояния в ТС 25...40 нc. Для ШФ серии КР1554 (технология КМОП) параметры таковы:

- выходные токи 86 мА и 75 мА для низкого и высокого уровней выходного напряжения соответственно при условии протекания не дольше 20 мc;

СЧ задержки при питании 4,5 В: распространения сигнала 6 нc, выхода из ТС в активное состояние 6,5 нc, перехода из активного состояния в ТС 8,5 нc.

Буферные регистры

Буферные регистры служат для подключения к магистрали внешнего уст­ройства. В отличие от ШФ, буферные регистры способны хранить данные. Благодаря этому они могут выполнять временную буферизацию данных, что составляет важнейшую функцию портов. Буферные каскады с тремя состоя­ниями на выходах регистра обеспечивают портам возможность отключения от магистрали под действием управляющих сигналов, а также необходимую нагрузочную способность.

Через порты ввода данные от ВУ поступают в магистраль, а через порты вы­вода данные с магистрали передаются тому или иному модулю. Порты вво­да-вывода могут выполнять обе указанные операции.

В МПК К580 имеются восьмиразрядные буферные регистры ИР82 и ИР83 (инвертирующий) — аналоги зарубежных ИС Intel 8282 и 8283. Буферный регистр ИР82 (рис. 6.2, а) принимает данные по шине А (линии А0-7) в ре­гистр. Сигнал низким уровнем разрешает работу вентиль-буферов и тем самым передает содержимое регистра на выходную шину, высоким уровнем переводит выходы вентиль-буферов в состояние "отключено". Прием данных в регистр разрешается сигналом строба STB.

Временные диаграммы работы буферного регистра (рис. 6.2, б) показывают задержку Ц сигналов от входа к выходу при STB = 1, задержку t1 от момен­тов изменения до перехода к режиму "отключено" и задержку t2 до вы­хода из этого режима. Численно эти задержки не превышают 30, 18 и 30 нc соответственно. Задержка t4 от момента изменения строба до изменения вы­хода схемы не более 45 нc. Время t5 предустановки сигнала на входе относи­тельно спада строба не лимитировано, время выдержки входного сигнала относительно спада строба t6 25 нc.

Рис. 6.2. Схема буферного регистра К580ИР82 (а) и временные диаграммы его работы (б) -

Буферный регистр ИР83 отличается от порта ИР82 тем, что инвертирует пе­редаваемые данные. Его параметры совпадают с параметрами порта ИР82, отличия имеются только в задержках t1 и t4, которые для порта ИР83 равны максимально 22 и 40 нc.

Примером часто применяемого порта может служить также многоцелевой регистр К589ИР12, описание которого дано, в частности, в [23].

Шинные формирователи и буферные регистры связывают, как правило, вы­ходы МП с внешней средой, поскольку нагрузочная способность МП недос­таточна.

Буферные регистры широко представлены в сериях ИС, в частности, тех, которые указаны выше для ШФ.

В серии КР1533 буферные регистры обеспечивают выходные токи 15...70 нc при максимальных задержках от тактирующего входа около 15 нc, временах выхода из ТС около 20 нc и входа в ТС около 20...30 нc. В серии КР1554 выходные токи буферных регистров те же, что и для ШФ, задержки при Ucc = 4,5 В имеют порядок 10 нc.

§ 6.3. Параллельные периферийные адаптеры

Шинные формирователи и порты осуществляют лишь непосредственную или буферизованную во времени передачу данных между МП и шиной дан­ных. Более сложные операции выполняются периферийными адаптерами. Программируемость адаптеров обеспечивает им широкую область примене­ния вследствие изменяемости процедур обмена без изменений в схеме (с помощью команд программы), в том числе и во время работы микропро­цессорной системы.

В схемах, обслуживающих обмен параллельными данными, как правило, используется базовая структура параллельного адаптера Intel 8255A, имею­щего отечественный аналог К580ВВ55А. Эти БИС представляют собою од­нокристальные устройства параллельного ввода/вывода и обеспечивают дву­направленный обмен с квитированием или без него при программном об­мене или обмене по прерываниям. С их помощью ВУ, работающие с парал­лельными кодами, связываются с магистралью системы.

Параллельный периферийный адаптер (ППА, PPI) типа 55А (рис. 6.3) имеет три двунаправленных 8-разрядных порта PA, PB и PC, причем порт PC раз­делен на два четырехразрядных канала: старший РСн и младший РС1. Об­мен информацией между каналами А, В, С и шиной данных МПС произво­дится через буфер данных BD в соответствии с сигналами управления.

Рис. 6.3. Структура параллельного периферийного адаптера

Блок управления чтением/записью получает стробы чтения и записи и (это сигналы и стандартного интерфейса), сигнал сброса RESET, сигнал выбора адаптера, получаемый декодированием старших разрядов его адреса, и два младших разряда адреса ai и ао для адресации внутренних регистров. Адресуемых объектов 5: три порта (А, В и С), регистр управляющего слова РУС и команда установки/сброса битов порта С BSR (Bit Set/Reset). Адресация и направление передач информации определяются согласно табл. 6.2.

Таблица 6.2

Как видно из таблицы, адрес A1A0 = 11 соответствует передаче управляю­щих слов РУС (УС1) или BSR (УС2), причем чтение по этому адресу запре­щено, допускается только запись. Передача двух разных УС при одном и том же адресе возможна только потому, что признаком того или иного УС служит значение старшего бита слов D7. Таким образом, этот бит выполняет дополнительную адресацию управляющих слов.

Работа адаптера начинается после загрузки с ШД в РУС управляющего сло­ва УС1, задающего портам адаптера один из трех возможных режимов и на­правленность порта (ввод или вывод).

Возможны три режима работы портов: 0, 1 и 2, причем порт А может рабо­тать в любом из трех режимов, порт В только в двух (0 и 1), а режим порта С зависит от режимов портов А и В.

Порт С имеет особенности, в отличие от портов А и В, которые оперируют со словами в целом, разряды порта С могут программироваться и использоваться поодиночке. В частности, любой из восьми разрядов порта С может быть установлен или сброшен программным способом. Это нужно для пере­дач сигналов квитирования при обмене через порты А и В в режимах 1 и 2. При работе порта в режиме 1 для него требуются три линии под сигналы управления, в режиме 2 — пять.

Режимы работы портов:

- режим 0 — однонаправленный ввод/вывод без квитирования, в этом ре­жиме могут работать порты А и В, а также свободные (не занятые пере­дачей служебных сигналов, для портов А и В) линии порта С;

- режим 1 — однонаправленный ввод/вывод с квитированием;

- режим 2 — двунаправленный ввод/вывод с квитированием.

Квитирование, как известно, позволяет вести асинхронный обмен с учетом готовности абонента к передаче, т. е. иметь переменный темп обмена соот­ветственно возможностям внешнего устройства.

Рис. 6.4. Форматы управляющих слов параллельного периферийного адаптера

Формат управляющего слова УС1 показан на рис. 6.4, а. Разряд 7 содержит единицу, что является признаком управляющего слова УС1. Разряды 6...3 оп­ределяют режим и вид портов А и свободных от служебных сигналов линий порта Сн (старшей половины порта), а разряды 2...0— то же для порта В и младшей половины порта С (СО).

Режим порта А выбирается по условиям: 00— режим 0, 01 — режим 1, 1Х— режим 2. Порт В имеет режим 0 или 1 при нулевом или единичном значении разряда 2 соответственно. Единичные значения разрядов 4, 3, 1 означают ввод, нулевые — вывод.