Р. Ш. КАБИРОВ, А. А. АРАКЕЛОВ
Научный руководитель – С. И. АРЯШЕВ
Научно-исследовательский институт системных исследований РАН, Москва
УВЕЛИЧЕНИЕ ПРОИЗВОДИТЕЛЬНОСТИ ГИГАБИТНОГО КОНТРОЛЛЕРА
Представлены результаты работы по оптимизации модели гигабитного контроллера, позволяющие увеличить производительность при максимальной загрузке в 3 раза.
В настоящее время в НИИСИ РАН разрабатывается микросхема шестипортового контроллера коммутатора Gigabit Ethernet. Модель коммутатора разработана на языке проектирования аппаратуры Verilog. Успешно проведено моделирование в симуляторе NCVerilog, создан прототип на базе ПЛИС Altera. Также успешно проведено тестирование прототипа в реальных Ethernet-сетях и с помощью прибора Smartbits SMB-2000. По результатам тестирования было выявлено снижение пропускной способности при уменьшении межпакетного интервала (Inter Packet Gap (IPG)) и уменьшении размера передаваемого пакета. При максимальной загрузке в режиме 1Гбит/с (размер пакета 64 байта и IPG 96 битовых интервалов) скорость обмена составила 65 Мбит/с.
В ходе анализа причин снижения пропускной способности было установлено, что основной причиной является длительность цикла обработки пакета для его анализа и последующей передачи. Моделирование в симуляторе NCVerilog показало, что длительность выполнения цикла более чем в 10 раз превосходит скорость входного потока.
Поскольку данный цикл изначально реализован программно, одним из возможных решений данной проблемы является аппаратная реализация части функций цикла обработки пакета для последующей передачи. Преимуществом такого подхода является увеличение скорости выполнения операции. Недостатком такого метода является увеличение площади микросхемы и жесткость аппаратнореализуемых функций.
Проанализировав структуру цикла обработки дескриптора и длительность выполнения отдельных функций, было принято решение переложить часть из них в аппаратную часть (см. рис.1). Аппаратно были реализованы наиболее длительные функции. С одной стороны это не привело к заметному увеличению площади микросхемы, с другой предполагалось ощутимое увеличение производительности.
РРис. 1. Упрощенная схема цикла обработки пакета
Проект был синтезирован с помощью САПР Quartus для ПЛИС Altera и протестирован с помощью SmartBits SMB-2000 на скорости 100Мбит/с в 3-х канальном режиме на частоте 75МГц. В результате проведенной оптимизации потери сократились с 60% до 1%.
По результатам тестирования на скорости 1 Гбит/с на SmartBits SMB-600 потери составили 85%, что эквивалентно скорости 150 Мбит/с. В связи с увеличением опорной частоты с 75 МГц до 100 МГц при реализации гигабитного коммутатора в виде СБИС, ожидается увеличение скорости обмена на 25% (до 200 Мбит/с). Ограничение опорной частоты прототипа в 75МГц связано с характеристиками ПЛИС Altera.
Таким образом, с помощью вышеописанного метода удалось увеличить производительность контроллера в три раза: с 65 Мбит/с до 200 Мбит/с при максимальной загрузке.
В дальнейшем планируется полностью переложить цикл обработки пакета в аппаратную часть. Предварительные расчеты позволяют предположить увеличение производительности еще в три раза при максимальной загрузке при реализации гигабитного коммутатора в виде СБИС.
Список литературы
1. Аракелов гигабитного Ethernet контроллера. Математическое и компьютерное моделирование систем. Сб. науч. тр. НИИСИ РАН // под ред. акад. . М., НИИСИ РАН, 2009. с. 72-74.
