Министерство Образования и Науки Российской Федерации

Федеральное Агентство по Образованию

Государственное образовательное учреждение

Высшего профессионального образования

Новосибирский Государственный Технический Университет

Кафедра Вычислительной Техники

Курсовая работа

По дисциплине «Моделирование»

Факультет: АВТ

Группа: АМ-411

Студент:

Дата сдачи:

Преподаватель:

Новосибирск, 2007

Содержание

1. Постановка задачи.

Разработать цифровой узел, создать его структурные и поведенческие модели в пакетах DesignLab 8, OrCAD 9.1, ActiveHDL 6.2. Провести имитационные эксперименты с разработанным узлом, целью которых является подтверждение работоспособности узла и проверка на соответствие его временных задержек требуемым. Также в выводах по работе необходимо привести сравнительный анализ использованных инструментальных средств проектирования и личные впечатления о них.

Разрабатываемый узел – КП17 (сдвоенный инверсный селектор-мультиплексор четырех каналов в один с тремя состояниями на выходе).Он представляет собой два четырехвходовых мультиплексора с общими двумя адресными входами выбора, причем каждый из мультиплексоров имеет отдельный вывод разрешения выходных данных. В качестве элементной базы взята серия К555. Зарубежный аналог исследуемого устройства – 74LS353.

2. УГО моделируемого узла.

Условное графическое обозначение моделируемого узла взято из книги …

Рис.1. Условное графическое обозначение моделируемого компонента в пакетах DesignLab 8, OrCAD 9.1 и Active HDL 6.1 соответственно.

3. Таблица назначения выводов.

Таблица 1. Выводы компонента К555КП17 и их назначение.

НЕ нашли? Не то? Что вы ищете?

Номер вывода

Название

Назначение вывода

Входы

1,15

Е00, Е01

Выводы разрешения выходных данных первого и второго мультиплексора соответственно (при подаче на эти входы напряжения высокого уровня, выходы микросхемы переходят в высокоомное или Z-состояние).

2, 14

А2, А1

Два адресных входа выбора данных, причем А2 – старший разряд, А1– младший разряд.

3,4,5,6

DI 03,02,01,00

Группа информационных входов первого мультиплексора.

10,11,12,12

DI 13,12,11,10

Группа информационных входов второго мультиплексора.

Выходы

7, 9

0, 1

Инверсные выходы первого и второго мультиплексора. Переводятся в Z-состояние высоким уровнем напряжения на входах Е00 и Е01 соответственно. На них передаются сигналы с информационных входов в соответствии с сигналами на входа А2 и А1.

4. Логическая таблица режимов работы.

Так как микросхема К555КП17 по своей сути представляет два мультиплексора с общими адресными входами, приведем логическую таблицу для одного мультиплексора, ибо для второго таблица будет идентичной.

Таблица 2. Логическая таблица режимов работы мультиплексора К555КП17.

Входы

Выход

Примечание

А2

А1

03

02

01

00

Е00

0

X

X

X

X

X

X

1

Z

Высокий уровень сигнала на входе Е00 переводит выход 0 в высокоомное состояние.

0

0

Х

Х

Х

0

0

1

В соответствии с сигналами на входах А2 и А1, на выход элемента подаются инвертированные сигналы с информационных входов (рабочий режим).

0

0

Х

Х

Х

1

0

0

0

1

Х

Х

0

Х

0

1

0

1

Х

Х

1

Х

0

0

1

0

Х

0

Х

Х

0

1

1

0

Х

1

Х

Х

0

0

1

1

0

Х

Х

Х

0

1

1

1

1

Х

Х

Х

0

0

В таблице приняты обозначения: Х – не важно, какой сигнал (0 или 1), Z – состояние высокого импеданса («Отключено»). 1- высокий уровень сигнала, «логическая единица», 0 – низкий уровень сигнала, «логический ноль».

5. Таблица реальных задержек.

Таблица 3. Реальные задержки элемента.

Обозначение

Величина задержки (нс)

Описание

Номинальная

Максимальная

tPLH

11

25

Задержка распространения сигнала от информационного входа к выходу при переключении выхода из низкого уровня сигнала в высокий.

tPHL

13

20

Задержка распространения сигнала от информационного входа к выходу при переключении выхода из высокого уровня сигнала в низкий.

tPLH

20

45

Задержка распространения сигнала от адресного входа к выходу при переключении выхода из низкого уровня сигнала в высокий.

tPHL

21

32

Задержка распространения сигнала от адресного входа к выходу при переключении выхода из высокого уровня сигнала в низкий.

tPZH

11

23

Задержка переключения выхода из высокоомного состояния в высокий уровень сигнала (или задержка от входа разрешения к выходу).

tPZL

15

23

Задержка переключения выхода из высокоомного состояния в низкий уровень сигнала (или задержка от входа разрешения к выходу).

tPHZ

27

41

Задержка переключения выхода из высокого уровня сигнала в состояние высокого импеданса (или задержка от входа разрешения к выходу).

tPLZ

12

27

Задержка переключения выхода из низкого уровня сигнала в состояние высокого импеданса (или задержка от входа разрешения к выходу).

Следует отметить, что значения задержек взяты из фирменной документации Texas Instruments для элемента 74LS353 (см. Приложение ).

6. Описание работы проектируемого узла.

Микросхема К555КП17 – сдвоенный инверсный селектор-мультиплексор четырех каналов в один с тремя состояниями на выходе, его условное обозначение приведено на рис. 1. Он представляет собой два четырехвходовых мультиплексора с общими двумя адресными входами выбора А2 и А1, причем каждый из них имеет отдельный вывод разрешения выходных данных Е00 и Е01. Выходы у обоих мультиплексоров инверсные 0 и 1.

Если на входы Е00 и Е01 подано напряжение высокого уровня, то выходы 0 и 1 перейдут в Z-состояния. Когда на входы Е00 и Е01 подано напряжение низкого уровня, входным данным разрешены выходы 0 и 1 в соответствии с сигналами на входах А2 и А1(см. табл. 2).

В табл. 2 даются состояния одного из четырехвходовых мультиплексоров из микросхемы КП17. Все задержки, в соответствии с зарубежным аналогом, приведены в табл.3.

7. Проектирование микросхемы КП17 в пакете DesignLab 8.

7.1. УГО проектируемого узла.

Рис. 2. Условное графическое обозначение проектируемого символа.

7.2. Схема замещения проектируемого узла.

Рис. 3.Схема замещения проектируемого узла.

7.3. Текстовое SPICE-описание моделируемого узла.

* Schematics Netlist *

X_DD1 E00 E01 A1 A2 DA0 DA1 DA2 DA3 DB0 DB1 DB2 DB3 OUT1 OUT2 $G_DPWR

+ $G_DGND K555KP17M PARAMS:

+ IO_LEVEL=0 MNTYMXDLY=0

X_DD2_DD3_3 DA2 $N_0002 $N_0003 $N_0001 $G_DPWR $G_DGND K555LA4 PARAMS:

+ IO_LEVEL=0 MNTYMXDLY=0

X_DD2_DD3_2 DA1 $N_0005 $N_0006 $N_0004 $G_DPWR $G_DGND K555LA4 PARAMS:

+ IO_LEVEL=0 MNTYMXDLY=0

X_DD2_DD4_1 DA3 $N_0002 $N_0005 $N_0007 $G_DPWR $G_DGND K555LA4 PARAMS:

+ IO_LEVEL=0 MNTYMXDLY=0

X_DD2_DD3_1 DA0 $N_0006 $N_0003 $N_0008 $G_DPWR $G_DGND K555LA4 PARAMS:

+ IO_LEVEL=0 MNTYMXDLY=0

X_DD2_DD7_1 $N_0008 $N_0004 $N_0001 $N_0007 $N_0009 $G_DPWR $G_DGND

+ K555LI6 PARAMS:

+ IO_LEVEL=0 MNTYMXDLY=0

X_DD2_DD7_2 $N_0011 $N_0012 $N_0013 $N_0014 $N_0010 $G_DPWR $G_DGND

+ K555LI6 PARAMS:

+ IO_LEVEL=0 MNTYMXDLY=0

X_DD2_DD6_2 $N_0010 E01 out_my2 $G_DPWR $G_DGND K555LP8 PARAMS:

+ IO_LEVEL=0 MNTYMXDLY=0

X_DD2_DD6_1 $N_0009 E00 out_my1 $G_DPWR $G_DGND K555LP8 PARAMS:

+ IO_LEVEL=0 MNTYMXDLY=0

X_DD2_DD2_1 A2 $N_0006 $G_DPWR $G_DGND K555LN1 PARAMS:

+ IO_LEVEL=0 MNTYMXDLY=0

X_DD2_DD1_1 A2 A2 $N_0002 $G_DPWR $G_DGND K555LL1 PARAMS:

+ IO_LEVEL=0 MNTYMXDLY=0

X_DD2_DD5_1 DB3 $N_0002 $N_0005 $N_0014 $G_DPWR $G_DGND K555LA4 PARAMS:

+ IO_LEVEL=0 MNTYMXDLY=0

X_DD2_DD4_3 DB1 $N_0006 $N_0005 $N_0012 $G_DPWR $G_DGND K555LA4 PARAMS:

+ IO_LEVEL=0 MNTYMXDLY=0

X_DD2_DD4_2 DB0 $N_0006 $N_0003 $N_0011 $G_DPWR $G_DGND K555LA4 PARAMS:

+ IO_LEVEL=0 MNTYMXDLY=0

X_DD2_DD5_2 DB2 $N_0002 $N_0003 $N_0013 $G_DPWR $G_DGND K555LA4 PARAMS:

+ IO_LEVEL=0 MNTYMXDLY=0

X_DD2_DD2_2 A1 $N_0003 $G_DPWR $G_DGND K555LN1 PARAMS:

+ IO_LEVEL=0 MNTYMXDLY=0

X_DD2_DD1_2 A1 A1 $N_0005 $G_DPWR $G_DGND K555LL1 PARAMS:

+ IO_LEVEL=0 MNTYMXDLY=0

U_DSTM1 STIM(1,0) $G_DPWR $G_DGND A1 IO_STM STIMULUS=A1

U_DSTM2 STIM(1,0) $G_DPWR $G_DGND A2 IO_STM STIMULUS=A2

U_DSTM3 STIM(1,0) $G_DPWR $G_DGND E00 IO_STM STIMULUS=E00

U_DSTM4 STIM(4,0) $G_DPWR $G_DGND DA3 DA2 DA1 DA0 IO_STM STIMULUS=DA

U_DSTM5 STIM(1,0) $G_DPWR $G_DGND E01 IO_STM STIMULUS=E01

U_DSTM6 STIM(4,0) $G_DPWR $G_DGND DB3 DB2 DB1 DB0 IO_STM STIMULUS=DB

Рис. 4. Содержимое файла “mux_kp_17.net”.

* C:\MSim_8\Projects\KR_KP_17\mux_kp_17.sch *Моделируемая схема

* Schematics Version 8.0 - July 1997

* Sun Oct 28 16:06:59 2007

** Analysis setup **

.tran 20ns 5000ns *Параметры моделирования

.OPTIONS DIGMNTYMX=2

.INC "C:\MSim_8\Projects\KR_KP_17\K555KP17M. mod" *Макромодель мультиплексора

.INC "C:\MSim_8\Projects\KR_KP_17\kp17_lib_f. mod" *Макромодели элементов

.STMLIB "C:\MSim_8\Projects\KR_KP_17\mux_kp_17_stimul. stl" *Файл описания внешних воздействий

* From [SCHEMATICS NETLIST] section of msim. ini:

.lib "nom. lib"

.INC "mux_kp_17.net"

.INC "mux_kp_17.als"

.probe

.END

Рис. 5. Содержимое файла “mux_kp_17.cir”.

В файл “mux_kp_17.cir” схемный редактор поместил информацию о моделируемой схеме в текстовом формате. А в файле “mux_kp_17.net” находится список цепей (перечень всех элементов схемы, позиционные обозначения и имена всех цепей схемы).

7.4. Содержимое файла описания внешних воздействий.

* C:\MSim_8\Projects\KR_KP_17\mux_kp_17_stimul. stl written on Sun Oct 28 15:05:37 2007

* by Stimulus Editor -- Serial Number: 100Version 8.0

;!Stimulus Get

;! A1 Digital A2 Digital E00 Digital E01 Digital DA Digital DB Digital

;!Ok

;!Plot Axis_Settings

;!Xrange 0s 5us

;!ManualUniverse

;!Xuniverse 17.2125us

;!XminRes 100ns

;!YminRes 1n

;!Ok

.STIMULUS A1 STIM (1, 1)

+ +0s 0

+ 1us 1

+ 1.9us 0

+ 2.8us 1

+ 3.8us 0

+ 4.8us 1

+ 13.5us 0

.STIMULUS A2 STIM (1, 1)

+ +0s 0

+ 1.9us 1

+ 3.8us 0

+ 13.5us 0

.STIMULUS E00 STIM (1, 1)

+ +0s 0

+ 4us 1

+ 4.3us 0

+ 15.3us 0

.STIMULUS E01 STIM (1, 1)

+ +0s 0

+ 4.1us 1

+ 4.4us 0

+ 15us 0

.STIMULUS DA STIM (4, 1111) ;! Binary

+ +0s 0000

+ 700ns 0001

+ 1.4us 0010

+ 2.2us 0110

+ 2.7us 1010

+ 4.6us 1001

.STIMULUS DB STIM (4, 1111) ;! Binary

+ +0s 1111

+ 500ns 1110

+ 1.7us 1101

+ 2.5us 0101

+ 4.5us 0110

Рис. 6. Содержимое файла описания внешних воздействий.

7.5. Схема верификации иерархического символа.

Рис. 7. Схема верификации иерархического символа..

Следует заметить, что на схеме верификации (рис. 7) находится как иерархический символ со схемой замещения, так и символ с подключенной к нему макромоделью. Это сделано для одновременного отображения задержек, «заложенных» в макромодель и задержек элемента, использующего схему замещения.

7.6. Результаты моделирования узла.

На нижележащих временных диаграммах будет показана работа двух элементов: созданного на схеме замещения и построенного с использование макромодели. На первой временной диаграмме приведем все режимы работы узлов, а на последующих отобразим реальные временные задержки.


Е00, Е01 – Сигналы на разрешающих входах мультиплексоров;

А1, А2 – Сигналы на адресных входах проектируемого узла ;

{DA[3:0]}, {DB[3:0]} – Данные, подаваемые на информационные входы микросхем (DA0 – на 00, DB0 – на 10,…, DA3 – на 03, DB3 – на13);

0_macro, 1_macro – Сигналы на выходах мультиплексора, использующего макромодель;

out_my0, out_my1 – Сигналы на выходах узла, построенного на элементах 555 серии;

1, 2, 3, 4, 5, 6 – Режимы работы мультиплексора;

Рис. 8. Временная диаграмма работы проектируемого компонента.

Расшифровка режимов работы микросхемы приведена в таблице ниже:

Таблица 4. Режимы работы микросхемы К555КП17.

Название

Описание режима работы

1

Рабочий режим. На адресных входах: А2=0, А1=0. На выход микросхемы передаются сигналы с входов 00 и 10.

2

Рабочий режим. На адресных входах: А2=0, А1=1. На выход микросхемы передаются сигналы с входов 01 и 11.

3

Рабочий режим. На адресных входах: А2=1, А1=0. На выход микросхемы передаются сигналы с входов 02 и 12.

4

Рабочий режим. На адресных входах: А2=1, А1=1. На выход микросхемы передаются сигналы с входов 03 и 13.

5

Высокий уровень сигнала на входе Е00 переводит выход 0 цифрового узла в состояние высокого импеданса;

6

Высокий уровень сигнала на входе Е01 переводит выход 1 цифрового узла в состояние высокого импеданса;

Теперь покажем различные задержки работы микросхемы К555КП17. Отметим, что моделирование проводилось для номинальных (typical) задержек:

Рис. 9. Задержка распространения сигнала от информационного входа к выходу при переключении выхода из высокого уровня сигнала в низкий.

Рис. 10. Задержка распространения сигнала от информационного входа к выходу при переключении выхода из низкого уровня сигнала в высокий.

Рис. 11. Задержка распространения сигнала от адресного входа к выходу при переключении выхода из низкого уровня сигнала в высокий.

Рис. 12. Задержка распространения сигнала от адресного входа к выходу при переключении выхода из высокого уровня сигнала в низкий.

Рис. 13 Задержка переключения выхода из высокоомного состояния в высокий уровень сигнала (или задержка от входа разрешения к выходу).

Рис. 14. Задержка переключения выхода из высокоомного состояния в низкий уровень сигнала (или задержка от входа разрешения к выходу).

Рис. 15. Задержка переключения выхода из высокого уровня сигнала в состояние высокого импеданса (или задержка от входа разрешения к выходу).

Рис. 16. Задержка переключения выхода из низкого уровня сигнала в состояние высокого импеданса (или задержка от входа разрешения к выходу).

По рисункам видно, что временные задержки для макромодели и для элемента со схемой замещения совпадают и соответствуют задержкам зарубежного библиотечного элемента 74LS353.

7.7. Оценка предельных скоростных возможностей элемента К555КП17.

7.8. Функциональное описание узла с помощью примитивов.

Рис. 17.Функциональное описание проектируемого узла.

7.9. Схема верификации символа с подключенной к нему макромоделью.