П. В. СТЕПАНОВ
Научный руководитель – В. Я. СТЕНИН, д. т.н., профессор
Национальный исследовательский ядерный университет «МИФИ»
НИИ системных исследований РАН
ОСОБЕННОСТИ УПРАВЛЯЮЩЕЙ ЛОГИКИ БЛОКА ОЗУ ДЛЯ КЭШ НА ОСНОВЕ 65 нм КМОП ЯЧЕЕК ПАМЯТИ ПОВЫШЕННОЙ СБОЕУСТОЙЧИВОСТИ
Разработан блок ОЗУ для КЭШ первого уровня по нормам проектирования КМОП 65 нм с использованием двухфазных ячеек памяти. В блоке применены методы уменьшения кратных ошибок в одном слове данных.
Блок ОЗУ повышенной сбоеустойчивости для КЭШ памяти первого уровня с адресным пространством 128×32, спроектированный по технологии КМОП 65 нм, состоит из двух банков ячеек памяти типа DICE [1] и управляющей логики.
Воздействие одиночной ядерной частицы на запертый МОП транзистор вызывает импульс помехи, приводящий к сбою данных в ячейке памяти. Разделение транзисторов ячейки памяти DICE на две группы [2] и разнесение этих групп (см. рис. 1) за счет размещения между ними групп транзисторов других ячеек [3] позволяет увеличить расстояние между чувствительными узлами, снижая вероятность одновременного воздействия частицы на несколько чувствительных узлов одной ячейки. При этом, воздействие отдельно на каждую группу транзисторов не приводит к сбою. Минимальное расстояние между чувствительными областями ячейки DICE в при таком расположении транзисторов составляет 2.3 мкм.
Использование схем помехоустойчивого кодирования совместно со схемой блока ОЗУ позволяет исправлять однократные ошибки в слове данных, в то время, как исправление многократных ошибок вызывает затруднения [4]. Использование мультиплексирования линий данных 4 в 1 в данном блоке увеличивает расстояние между соседними ячейками одного слова от 1.9 мкм до 17.7 мкм, снижая вероятность возникновения неисправимых многократных ошибок в одном слове за счет увеличения количества слов с однократными ошибками, которые могут быть исправлены. Общее число сбившихся в результате воздействия ячеек памяти в блоке остается прежним.
Кроме того, использование мультиплексирования линий данных позволяет снизить число линий адреса банка ячеек памяти до 32 за счет увеличения числа линий данных. Связанное с этим уменьшение длины линии данных, а значит и времени разряда линии ячейкой памяти увеличивает быстродействие блока.
Рис. 1. Эскиз топологии триггера ячейки памяти DICE.
Площадь металлизации банка ячеек памяти превышает минимально возможную площадь, занимаемую транзисторами, что дает возможность увеличить ширину транзисторов. Использование широких NМОП транзисторов в ячейках памяти и небольшая длина линией данных позволяет упростить схему, отказавшись от усилителей считывания. Чтение данных осуществляется с двух линий из четырех: одной прямой и одной инверсной.
Работа проводилась в рамках гранта РФФИ офи-м № 14-29-09284
Список литературы
1. Nicolaidis M. Soft errors in modern electronic systems. New York: Springer. 2011. 316 p.
2. , , Степанов проектирования DICE элементов 65-нм КМОП статических запоминающих устройств с учетом эффекта кратного воздействия отдельных ядерных частиц// Вестник НИЯУ МИФИ. 2013. Т. 2. №3. С. 363−370
3. , , "Проектирование базовых элементов памяти на основе ячеек DICE для сбоеустойчивых КМОП 28 нм ОЗУ", Проблемы разработки перспективных микро - и наноэлектронных систем – 2014, // Сборник трудов / под общ. ред. академика РАН А. Л Стемпковского. М.: ИППМ РАН, 2014. Часть III. С. 163-166, Москва, 2014
4. Краснюк К. А., "Особенности применения методов помехоустойчивого кодирования в суб-100-нм микросхемах памяти для космических систем", Проблемы разработки перспективных микроэлектронных систем – 2012, // Сборник трудов / под общ. ред. академика РАН А. Л Стемпковского. М.: ИППМ РАН, 2012. С. 638-641, Москва, 2012
