ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ УСТРОЙСТВА
(5 курс, 9-й семестр, 36 часов, диф. зачёт)
1. Введение
Элементная база цифровой электроники.
Интегральные микросхемы (ИМС, IC). БИС.
Специализированные (application specific) БИС.
Цикл разработки ASIC.
2. Программируемые логические интегральные
схемы (ПЛИС, PLD)
Архитектура ПЛИС фирм ALTERA и XILINX.
Коммутируемые матричные блоки (CLB)
Реконфигурируемые модули памяти (EAB)
Методы конфигурации – PPA, PPS, AS, PS.
Конфигурационные EEPROM
Конфигурирование в системе (ISP).
System-on-chip (SoC)
3. Цикл разработки проекта на ПЛИС.
Создание нового файла проекта. Шаблон (template)
Выбор семейства ПЛИС
Текстовый редактор
Графический редактор
Сигнальный редактор
4. Языки описания аппаратуры VHDL и AHDL.
Числа, константы, символы
Булевы выражения
Логические операторы
Арифметические операторы
Реализация условной логики (операторы IF, CASE)
Компараторы (операторы сравнения)
Оператор FOR – GENERATE
Оператор Truth Table
Примитивы
Порты
Комбинационная логика
Узел (node)
Определение групп
Реализация условной логики (IF, CASE)
Значения по умолчанию
Реализация двунаправленных выводов
Последовательная логика
Регистры
Счетчики
Цифровые автоматы (state machine)
Реализация иерархического проекта
Макрофункции Altera
Пользовательские макрофункции
Импорт и экспорт цифровых автоматов.
Управление синтезом
Примитивы LCELL и SOFT
5.Системы проектирования ПЛИС – MAX+PLUS и QUARTUS
.Поддерживаемые устройства PLD (семейства)
Средства описания проекта
Схемный ввод, поддержка языка AHDL, интерфейс с САПР третьих фирм, топологический редактор, иерархическая структура проекта, библиотека параметризируемых модулей
Средства компиляции проекта
Логический синтез и трассировка, автоматическое обнаружение ошибок, поддержка мегафункций по программам MegaCore и AMPP
Средства верификации проекта
Временной анализ, функциональное и временное моделирование, анализ сигналов, возможность использования программ моделирования (симуляторов) третьих фирм
2. Практическое задание
Разработать и моделировать каскадный цифровой фильтр
(медианный + ФНЧ) на языке AHDL.
Проект должен иметь иерархическое строение:
Каскадное включение фильтров +
Макрофункция медианного фильтра
Макрофункция ФНЧ.
Верификация проекта должна доказывать правильное
функционирование фильтра при наличии на входе
импульсного выброса и высокочастотного сигнала.
Литература
1. Programmable Logic Development System MAX+PLUS(R)
Altera Corporation
2. ПЛИС фирмы ALTERA: проектирование устройств обработки сигналов. М., ДОДЭКА, 2000.
3. Enchanced VHDL tutorial with applications. http:\\www.
4. Enchanced Verilog HDL tutorial with applications.
http:\\www.
