Тираж: 10. экз..
ТЮМЕНСКИЙ ГОСУДАРСТВЕННЫЙ НЕФТЕГАЗОВЫЙ УНИВЕРСИТЕТ
МИНИСТЕРСТВО ОБЩЕГО И ПРОФЕССИОНАЛЬНОГО ОБРАЗОВАНИЯ РОССИЙСКОЙ ФЕДЕРАЦИИ
ТЮМЕНСКИЙ ГОСУДАРСТВЕННЫЙ НЕФТЕГАЗОВЫЙ УНИВЕРСИТЕТ
Методические указания к лабораторным работам
«Исследование цифровых сумматоров»
и «Исследование регистров».
по курсу «Электроника и микросхемотехника» для студентов направлений «Автоматизация и управление» и «Информатика и вычислительная техника» специальности бакалавра
технических наук дневной и заочной
формы обучения.
Тюмень 2002
Утверждено редакционно-издательским советом Тюменского
государственного нефтегазового университета
Составили: к. т.н. доцент И. ст. преп. В.
2
ТЮМЕНСКИЙ ГОСУДАРСТВЕННЫЙ НЕФТЕГАЗОВЫЙ УНИВЕРСИТЕТ
Электронную копию данных материалов
Исполнил студент группы АТПс-1
заочного отделения ТГНГУ Г.
адрес: ЯНАО, Надымский район, пос.
Пангоды, , к.7. 2002 г
11
Q Q3 Q2 Q1 Q0
R R R R R
[0] J Q J Q J Q J Q J Q
C C C C C
|
|
|
|
|
S S S S S
& & & & & & & &
ЗАПИСЬ
ПАРАЛЛЕЛЬНЫЙ КОД
Рис.10. Сдвигающий регистр (функциональная схема).
6. Контрольные вопросы.
1.Приведите примеры схем бессдвигового регистра и сдвигового регистра и поясните процесс продвижения информации на выходах этих триггеров.
3. Поясните процесс преобразования из последовательного кода в параллельный код в сдвиговом регистре.
7. Литература
Основы импульсной и цифровой техники. Учебное пособие для ВУЗов. М.: «Советское радио».1975г. Авт.: В. В. Гусев, Л. Г., Зеличенко и др.
10
A & A & AB
1 S = A·B + A·B
B & B & AB |
1. Цифровые сумматоры
Цифровые сумматоры предназначены для выполнения операций арифметического сложения и вычитания. Операции проводятся с числами, представленными в виде параллельного двоичного кода. Для перевода двоичного кода в привычное для нас десятичное исчисление используются специальные преобразователи кодов. Цифровые сумматоры подразделяются на следующие разновидности:
1.Полусумматоры (они же сумматоры по модулю 2 − М2) или узел неравнозначности, выполняющие операцию суммирования двух одноразрядных двоичных чисел, без получения результата переноса.
2.Неполные сумматоры также суммируют два одноразрядных двоичных числа, но выдают сигнал переноса в старший разряд.
3.Полные сумматоры обеспечивают суммирование двух многоразрядных двоичных чисел.
1.1. Сумматоры по модулю 2.
Указанные сумматоры суммируют два одноразрядных двоичных числа в соответствии с функцией:
S = А · В + А · В,
где: А и В - исходные числа;
А и В - инверсные значения суммируемых чисел;
S - результат суммирования. Приведенная функция реализуется схемой, приведенной на рис.1.
Рис.1. Сумматор одноразрядных чисел двоичного кода.
3
На рис.2 приведено обозначение сумматора по модулю 2, которое принято использовать на принципиальных электрических схемах, а также изображена таблица истинности этого элемента.
 |
СТРОКА А В S А М2
0 0 0 0
1 0 1 1 S
2 1 0 1 B
3 1 1 0
Рис.2.
Из приведенной таблицы следует, что на выходе появляется сигнал, соответствующий уровню логической единицы только в том случае, когда на входах присутствуют разные уровни (строки 1 и 2 таблицы истинности). Когда входные сигналы имеют одинаковые значения, то на выходе появляются нулевые значения (строки 0 и 3).
1.2. Неполный сумматор.
При условии А = В = 1 на выходе сумматора по модулю 2 имеем S=0 (строка 3 таблицы истинности на рис.2). Одновременно появляется переполнение разряда, что можно учесть получением сигнала переноса (р) в старший разряд. Значение сигнала переноса определяется в виде Р=А·В и реализуется с помощью схемы, выполняющей операцию «И». Такой вариант сумматора называется неполным сумматором (NS). Схема неполного сумматора и его обозначения приведены на рис.4.
А В | NS | S Р | ||
Рис.4. Функциональная схема и обозначение неполного сумматора NS.
4
триггер. Затем в триггер нуля записать уровень логического нуля. Далее, подавая импульсы продвижения «сдвиг», проследить продвижение единичного уровни с первого триггера до последнего.
2. Задать произвольный последовательный код на входе и проследить продвижение последовательного многоразрядного кода.
3. Набрать произвольный параллельный код и, подавая импульсы на шину «сдвиг», проследить появление последовательного кода на выходе последнего триггера.
ВХОД ВЫХОД
Х0 S
Q У0
T
Q
R
ВХОД ВЫХОД
Х1 S
Q У1
T
Q
R
ВХОД ВЫХОД
Х2 S
Q У2
T
Q
R
КОМАНДНЫЕ ШИНЫ (ШИНЫ УПРАВЛЕНИЯ)
Рис.9. Бессдвиговый регистр (функциональная схема).
9
Бессдвиговые регистры применяются в качестве быстродействующей оперативной памяти для хранения промежуточных результатов при выполнении сложных вычислений в компьютерах и микропроцессорах.
Сдвигающие регистры (см. рис. 10) выполняют следующие операции:
а) преобразование последовательного кода в параллельный;
б) продвижение кодовой посылки;
в) преобразование параллельного кода в последовательный;
г) применяются как элементы промежуточной оперативной памяти.
На вход сдвигающего регистра поступает последовательный код. В регистре использованы двухтактные JK - триггера, управляемые продвигающим сигналом, поступающим по входу синхронизации. JK - триггеры в своей структуре содержат два триггера: триггер-мастер и триггер-помощник. При поступлении на вход синхронизации сигнала, имеющего уровень логической единицы, осуществляется запись информации от выхода предыдущего триггера в первый триггер (триггер-мастер). После того как продвигающий импульс принимает нулевое значение, все триггеры по входам закрываются для приёма информации, и осуществляется перезапись из триггера-мастера в триггер-помощник. Информация появляется на выходе (выходы Qi). После нескольких тактов последовательный входной код в результате продвижения появляется на выходах Qi в виде параллельного кода. Для преобразования параллельного кода в последовательный, параллельный код предварительно записывается в триггеры по установочным входам R и S. После подачи продвигающих импульсов на общую шину синхронизации, параллельный код преобразуется в последовательный и появляется на выходе последнего триггера.
5. Порядок выполнения работы.
1. Записать на входной триггер уровень логической единицы. Этот триггер выполняет функцию промежуточного элемента памяти. Подать сигнал на шину «сдвиг» и перезаписать единичный сигнал в первый
8
1.3. Полный сумматор
При суммировании двух многоразрядных двоичных чисел возникает необходимость суммирования трёх одноразрядных чисел, два из которых представляют соответствующие разряды суммируемых чисел Аi и Вi, а третье число – С – выполняет функцию сигнала переноса с младшего разряда в случае переполнения этого разряда. Схема полного сумматора, реализующего поставленную задачу, и его функциональная схема приведены на рис.5.
 |
NS NS S M3
А A1 S1 A2 S2 A S
B
В B1 P1 B2 P2 1 P
Р С
C
Рис.5. Функциональная схема и обозначение полного сумматора.
Схема полного многоразрядного сумматора приведена на рис.7. Приведенный вариант позволяет проводить не только операцию арифметического суммирования, но и вычитания. Для этого, в соответствии с законами булевой алгебры, у вычитаемого используется инверсный код, а в младший разряд добавляется единица (дополнительный код, см. рис. 7). Схема для получения прямого и инверсионного кода приведена на рис.8. Такие схемы подключаются к цепи каждого из разрядов вычитаемого. Все схемы управляются от общих шин управления (командные шины). Если на шину «М» поступает потенциал с уровнем логической единицы, а на шину «N», соответственно, поступает потенциал с уровнем логического нуля, то в результате мы получаем, так называемый, прямой код. Если же на шине «М» присутствует ноль, а на шине «N» единица, то на выходе появляется инверсный код, который и используется при выполнении операции вычитания (см. рис.8).
5
A
B
РЕЗУЛЬТАТ
А3 А2 А1 А0
S3 S2 S1 S0
B3 B2 B1 B0
P3 P2 P1 P0
P P P P
|
[1] [1] [1] [1] . [1]
А
[0] [0] [0] [0] [0]
|
переключение прямого кода на инверсный
[1] [1] [1] [1]
В
[0] [0] [0] [0]
Рис.7. Функциональная схема полного многоразрядного сумматора
_
Шина М Выход Вi или Вi Рис.8.
& Принципиальная
& схема
Вход Вi комбинированного
1 & выхода «Вi-НЕ-Вi».
Шина N
6
2. Порядок выполнения работы.
1.Перевести сумматор в режим сложения. Набрать последовательно несколько значений чисел А и В в двоичном коде. Записать результат суммирования. Перевести числа А и В и результат в десятичную систему исчисления и проверить правильность проведенной операции.
2.Перевести сумматор в режим вычитания. Проделать операции в соответствии с п.1.
3. Контрольные вопросы.
1.Приведите примеры схем сумматоров:
а) по модулю 2;
б) неполного сумматора;
в) полного одноразрядного сумматора;
г) полного многоразрядного сумматора.
2.Поясните принцип действия и происхождение сигналов в каждой из схем.
3.Поясните процесс вычитания чисел в цифровом сумматоре.
4. Регистры.
Наиболее широкое применение получили бессдвиговые и сдвигающие регистры. Бессдвиговые регистры (см. рис. 9) выполняют следующие операции:
а) Обеспечивают запись информации в нужный момент времени по команде, которая поступает на шину записи (шина 1). Записанная информация хранится в триггерах.
б) Обеспечивают считывание записанной информации в нужный момент времени по команде, поступающей на шину считывания (шина 4).
в) Обеспечивают инвертирование кода, за счет триггеров, работающих в счетном режиме и управляемых по входу Т (шина 3).
г) при необходимости записанную информацию можно стереть
путем подачи сигнала на шину обнуления (шина 2).
7
Основные порталы (построено редакторами)