Наращивание информационной емкости памяти можно производить как по числу разрядов, так и по кол-ву слов.
1. Наращивание разрядности
Пусть разр-ть модуля памяти 8, а нужна 16. Для этого необходимо взять две ИМС и соединить парал-но все соответствующие входы параллельно.
2. Наращивание по кол-ву слов
Есть ИМС 4к*8 а нужна 8к * 8
Кол-во ИМС равно: (N слов модуля / N слов ИМС) * (n разр. модуля / n разр. ИМС)
В нашем случае кол-во ИМС равно 2-м.
При наращивании реализуются 2 физических страницы, для адрес-го доступа к физ-м страницам старшие биты адреса, не вписывающиеся в узкую шину адреса физ-х страниц, подвергают декодированию. Выходные сигналы этого дешифратора обеспечивают выбор одной физической страницы памяти.
30. Организация МУУ (микрокомандного устройства управления), структура микрокоманд
Ядром любой микропрограммируемой системы является микропрограммное устройство управления (МУУ), которое в значительной мере определяет его технические характеристики. Типовое МУУ содержит секвенсер микрокоманд, МПП (микропрограммная или управляющая память) и регистр микрокоманд (позволяющий реализовать на микропрограммном уровне принцип конвейерной обработки и поэтому называемый конвейерным или поточным регистром).
Микропрограмма разрабатывается пользователем и загружается в МПП. Отдельное слово управляющей памяти представляет собой микрокоманду (МК), содержащую в себе две части, или два функциональных поля: операционное и адресное. Операционное поле при инициализации МК путем загрузки ее в регистр МК порождает сигналы, управляющие операционными ресурсами ОБ и выполнением в нем однотактовых операций, называемых микрооперациями. Адресное поле содержит информацию, необходимую для формирования адреса следующей МК подлежащей выполнению, и для управления выборкой этого адреса. Для осуществления в микропрограммах условных переходов секвенсер имеет вход тестирования признака состояния ОБ, выбираемого под управлением МК из множества флагов в ОБ.
31. Понятие синхронных \ асинхронных автоматов с памятью, недостатки асинхронных устройств.
Узлы и устройства, которые содержат элементы памяти, относятся к классу автоматов с памятью (АП). Принципиальным является деление АП на асинхронные и синхронные. В асинхронных (рис. а) роль элементов памяти играют элементы задержки, через которые сигналы состояния передаются на входы КЦ (комбинационной цепи), чтобы совместно с новым набором входных переменных определить следующую пару значений Y и Q на выходе. Элементы АП переключаются здесь под непосредственным воздействием изменений информационных сигналов. Скорость распространения процесса переключений в цепях асинхронного автомата определяется собственными задержками элементов.
В синхронном АП (рис. б) имеются специальные синхросигналы (тактирующие импульсы) С, которые разрешают элементам памяти прием данных только в определенные моменты времени. Элементами памяти служат синхронные триггеры. Процесс обработки информации упорядочивается во времени, и в течение одного такта возможно распространение процесса переключения только в строго определенных пределах тракта обработки информации.
Практическое применение асинхронных автоматов существенно затруднено сильным влиянием на их работу задержек сигналов в цепях АП, создающих статические и динамические риски, гонки элементов памяти (неодновременность срабатывания ЭП даже при одновременной подаче на них входных сигналов) и др. В итоге характерным свойством асинхронного автомата является то, что при переходе из одного устойчивого состояния в другое он обычно проходит через промежуточные нестабильные состояния.
В более или менее сложных АП асинхронные схемы встречаются очень редко, а в простейших схемах применяются. Примером могут служить асинхронные RS-триггеры.
В синхронных автоматах каждое состояние устойчиво и переходные временные состояния не возникают. Концепция борьбы с последствиями рисков и гонок в синхронных автоматах проста — прием информации в элементы памяти разрешается только после завершения в схеме переходных процессов. Это обеспечивается параметрами синхроимпульсов, задающих интервалы времени для завершения тех или иных процессов. В сравнении с асинхронными, синхронные АП значительно проще в проектировании.
На сегодняшний день и достаточно длительную перспективу основным путем построения АП следует считать применение тактирования, т. е. синхронных автоматов.
32. DRAM асинхронного типа, структура, режимы доступа, временные диаграммы, параметры.
В динамических ЗУ (DRAM) данные хранятся в виде зарядов емкостей МОП-структур и основой ЗЭ является просто конденсатор небольшой емкости. Такой ЗЭ значительно проще триггерного, содержащего б транзисторов, что позволяет разместить на кристалле намного больше ЗЭ (в 4...5 раз) и обеспечивает динамическим ЗУ максимальную емкость. В то же время конденсатор неизбежно теряет со временем свой заряд, и хранение данных требует их периодической регенерации (через несколько миллисекунд). Перед считыванием производится предзаряд ЛЗС. Имеются варианты ЗУ с предзарядом ЛЗС до уровня напряжения питания и до уровня его половины В последнее время применяются однотранзисторные запоминающие элементы. Особенностью динамических ЗУ является мультиплексирование шины адреса. Адрес делится на два полуадреса, один из которых представляет собою адрес строки, а другой — адрес столбца матрицы ЗЭ. Полуадреса подаются на одни и те же выводы корпуса ИС поочередно. Подача адреса строки сопровождается соответствующим стробом RAS (Row Address Strobe), а адреса столбца — стробом CAS (Column Address Strobe). Причиной мультиплексирования адресов служит стремление уменьшить число выводов корпуса ИС и тем самым удешевить ее, а также то обстоятельство, что полуадреса и сигналы RAS и CAS в некоторых режимах и схемах используются различно (например, в режимах регенерации адрес столбца вообще не нужен).
УГО и временные диаграммы DRAM:
Режимы: считывание, запись, ранняя запись( сигнал разрешения записи появляется раньше, чем сигнал строба адреса колонки), “считывание-модификация -запись”(в одном цикле слово считывается и записывается по тому же адресу), режим быстрый страничный доступ(эффективен, когда доступ по чтению осуществляется к одной строке. При этом сигнал RAS остаётся на низком уровне, изменяется только сигнал CAS).
33. СБИС DRAM асинхронного типа. Временные диаграммы для разных режимов регенерации.
В динамических ЗУ (DRAM) данные хранятся в виде зарядов емкостей МОП-структур и основой ЗЭ является просто конденсатор небольшой емкости. Такой ЗЭ значительно проще триггерного, содержащего б транзисторов, что позволяет разместить на кристалле намного больше ЗЭ (в 4...5 раз) и обеспечивает динамическим ЗУ максимальную емкость.
В то же время конденсатор неизбежно теряет со временем свой заряд, и хранение данных требует их периодической регенерации (через несколько миллисекунд). Перед считыванием производится предзаряд ЛЗС. Имеются варианты ЗУ с предзарядом ЛЗС до уровня напряжения питания и до уровня его половины В последнее время применяются однотранзисторные запоминающие элементы. Особенностью динамических ЗУ является мультиплексирование шины адреса. Адрес делится на два полуадреса, один из которых представляет собою адрес строки, а другой — адрес столбца матрицы ЗЭ. Полуадреса подаются на одни и те же выводы корпуса ИС поочередно. Подача адреса строки сопровождается соответствующим стробом RAS (Row Address Strobe), а адреса столбца — стробом CAS (Column Address Strobe). Причиной мультиплексирования адресов служит стремление уменьшить число выводов корпуса ИС и тем самым удешевить ее, а также то обстоятельство, что полуадреса и сигналы RAS и CAS в некоторых режимах и схемах используются различно (например, в режимах регенерации адрес столбца вообще не нужен).
УГО и временные диаграммы DRAM:
Режимы регенерации:
- ROR (RAS# only REFR).
Предполагается, что этот режим поддерживается внешним счётчиком адресов регенерации, а в тракте ввода полуадресов накопителя должен применяться мультиплексор на 3 входных канала или направления.
- CBR (CAS# befor RAS#).
В этом режиме активируется встроенный счётчик адресов регенерации, из него берётся адрес регенерируемой строки, а единичное приращение счётчик получает при подъёме RAS к высокому уровню.
- Hidden (скрытый режим).
Если за циклом обращения по чтению следует цикл регенерации CBR, то сигнал на линии #CAS остаётся на низком уровне.
- Self (саморегенерация). Используется в микросхемах ориентированных на батарейную поддержку.
-
34. CPLD. Архитектурные особенности, структура, пример функциональных преобразователей, развитие.
Сложные программируемые логические устройства (СРLD)
Сложные программируемые логические устройства архитектурно произошли от РLD) типа РАL (ПМЛ) и в английской терминологии называются СРLD. Переводу термина CPLD на русский ЯЗЫК соответствует название СПЛУ - сложные программируемыt логические устройства, однако этот термин встречается редко.
Структура СРLD.
CPLD (рис. 9.5) состоят из программируемой матрицы соединений ПМС, множества функциональных блоков ФБ, подобных ПМЛ, и блоков ввода/вывода БВВ.
В целом CPLD представляет собой объединение нескольких РАL (ПМЛ) в единое устройство средствами программируемой коммутационной матрицы. Кроме ОСНОВНЫХ блоков СРLD на схеме показаны контроллеры интерфейса JTAG и ISP. используемые для конфигурирования и тестирования создаваемых структур.
Число ФБ, входящих в состав СРLD, изменяется в широких пределах в зависимости от СЛОЖНОСТН данной микросхемы. Каждый ФБ получает по из сигналов от ПМС, выходы ФБ, число которых n, подключены как к программируемой матрице соединений П МС, так и к блокам ввода/вывода БВВ. Блоки ввода/вы вода связаны с внешними двунаправленными выводами. Три вывода (на схеме слева внизу) специализированы и предназначены для глобальных, т. е. общих для всей схемы, сигналов тактирования ССК, управления третьи м состоянием GCK. Воз можно и иное использование специализированных выводов, если они не применяются по назначению. Число контактов ввода/вывода может быть меньше числа выводов ВССХ ФБ. В этом случае часть макроячеек может
быть использована только для выработки внутренних сигналов устройства
(сигналов обратных связей), потребность в которых типична для многих
видов устройств.
DRAM синхронного типа, структура, режимы доступа, временные диаграммы, параметры.
В SDRAM синхросигналы памяти тесно увязаны с тактовой частотой системы, в них используется конвейеризация тракта продвижения информации, может применяться многобанковая структура памяти и др.
В микросхемах SDRAM внешние управляющие сигналы фиксируются положительными фронтами тактовых импульсов и используются для генерации команд, управляющих процессами в ЗУ. Команда ACT (Active) связана с выбором строки по соответствующему адресу. Команда RED (Read) определяет адрес первого столбца для чтения данных. Команда PRE (Precharge) связана с этапом предзаряда шин. Первое слово после формирования адреса появляется с запаздыванием на несколько тактов (Access Latency). Время доступа при этом "обычное", т. е. такое, каким бы оно было в стандартном ЗУ. Адреса следующих слов формируются 
внутренним счетчиком, и слова появляются в каждом такте. Чтобы ускорить темп появления слов, в пакете организуется трехступенчатый конвейер.
35. Примеры структур конвейера микрокоманд. Расчётные соотношения для времени цикла.
Обработка команд в микропрограммируемых устройствах включает три фазы: 1) формирование следующей МК в БМУ; 2) выборку по данному адресу МК из МПП; 3) выполнение операции в операционном блоке. Порядок выполнения фаз определяется структурой МУУ. Наименьшей производительностью обладают так называемые последовательные МУУ. Обработка МК в которых выполняется из трёх перечисленных последовательно выполняемых этапов. В течение такта выполняется только одна МК. Для повышения производительности применяют методы конвейерной обработки МК в МУУ, заключающейся во временном смещении некоторых или всех перечисленных фаз обработки, и позволяющие реализовать в течении одного такта обработку нескольких МК, находящихся в разных фазах исполнения. Конвейерная обработка организуется путём включения в состав МУУ дополнительных регистров, которые хранят результаты выполнения МК в каждой фазе. МУУ МТ1804 выполнено по традиционной двухуровневой конвейерной структуре, отличительным признаком которой является наличие одного конвейерного регистра Рг. МК (количество уровней конвейеризации обычно определяют по числу МК, одновременно обрабатываемых в МУУ, и находящихся в разных фазах выполнения). В МУУ МТ1804 выполняется параллельная обработка двух МК, содержащие безусловные инструкции управления следующим адресом. При выполнении линейных участков микропрограмм в МУУ совмещается фаза выполнения текущей микрокоманды в ОБ с фазой генерации следующего адреса с последующей выборкой МК из МПП, что и обеспечивает высокое быстродействие. При выполнении в МУУ инструкций условной передачи управления следующий адрес зависит от результата текущей микрооперации в ОБ, т. е. флагов, генерируемых на выходах МПС по итогам исполнения МК. Для обеспечения заданной последовательности МК необходимо временное согласование готовности флагов ФБ и начала генерации следующего адреса. Это достигается за счёт включения в микропрограмму пустых МК, которые не воздействуют на ОБ. Для ревлизации ветвления в МТ1804 требуется один дополнительный такт.
37. Алгоритмы регенерации DRAM, её контроллер.
- Алгоритм лавинной (пакетной) регенерации. При такой регенерации все строки массива памяти регенерируются в единой процедуре. Trefr=Tц*Nстрок, где Trefr - время регенерации, Tц – время регенерации для одной строки, Nстрок – количество строк. В течении Trefr память не доступна.
- Циклический алгоритм бывает: a) равномерно распределённым; b) c динамически изменяемыми приоритетами (запросы процессора и контроллера на доступ к памяти и таймеры регенерации). Интервал времени для регенерации одной строки определяется :
Trefr/Nстрок = 15.6 мкс (примерно).Этот интервал рассчитывается таймером. Любой таймер отсчитывает 15.6 мкс и ставит начальный запрос регенерации. При равномерно распределённой циклической регенерации уровни приоритета запросов памяти от процессора или контроллера и запроса таймера регенерации примерно одинаковы. После того как таймер будет сброшен, в начале отсчёта 15.6 мкс-го интервала высший приоритет отдаётся контроллеру или процессору. К концу 15.6 мкс интервала приоритет переходит к таймеру.
- Алгоритм прозрачной регенерации. Реализуется, если во временной диаграмме процессора можно выделить интервалы времени, в течении которых процессор гарантированно не обратится к памяти. В этих временных окнах выполняют цикл регенерации.
Пример структурной организации контроллера динамической памяти.
Контроллер DRAM должен формировать временную диаграмму сигналов на внешней шине памяти для режима обращения CPU по чтению или записи и временную диаграмму сигналов для регенерации памяти в соответствии с заданным или выбранным алгоритмом.
38. Архитектура программируемых вентильных матриц.
1-гибкий конфигурируемый функциональный блок(КФБ)(versa block) 2- матрица общей маршрутизации (General Routing Matrix) 2- гибкое кольцо (versa ring).
КФБ – совокупность из 4-х логических элементов локальных ресурсов межсоединений ФБ и сквозными цепями – вход/выход в каждом логическом элементе. На основе одного или нескольких соседних ФБ реализуются сравнительно простые фрагменты иерархического фрагмента, объединение этих фрагментов в единое целое обеспечивается за счёт связей общего назначения. Л, Э, представляют собой относительно простые схемы сравнительно мелкие зёрна. Для обеспечения почти 100% связи любого выхода с любым входом внешней логики используется стандартная для ПВМ система коммутируемых связей: соединения одинарной длины, 2-й длины, горизонтальные глобальные линии связи, прямые связи двунаправленные между соседними ФБ, цепи сквозной передачи сигналов в ЛЭ, глобальные гор-е и верт-е линии синхронизации. В ФБ 4 ЛЭ соединены по цепям распространения переноса. ЛЭ на основе табличных преобразователей. На рисунках структура FPGA и ФБ.
39. Конфигурируемые системы на кристалле. Тенденции развития. Примеры СБИС.
Под программируемыми системами на кристалле в общем случае понимается микросхема с интегрированным процессором, памятью, логикой и периферией. При этом окончательная конфигурация программируется пользователем под конкретную задачу. Класс систем на кристалле можно поделить на класс однородных и блочных систем. В однородных системах одни и те же области кристалла при программировании могут быть использованы для реализации разных функций. При этом разработчик сам размещает на кристалле нужные ему блоки, которые называются программными ядрами. Такие системы обладают большой гибкостью и универсальностью применения. В блочных системах используются аппаратные ядра, то есть области кристалла, выделенные под строго определённые функции. Реализация аппаратных ядер снижает универсальность, но уменьшает площадь кристалла и значительно повышает производительность системы в целом. Примеры систем на кристалле: семейство APEX 20K,20KE,20KC, II; STRATIX 3,II и т. д.
40. EEPROM: отличительные особенности, характеристика развития, УГО, режимы работы.
Отличительные особенности:
- Возможность стирания старой информации и замена её новой.
- В EEPROM обеспечивается по стиранию индивидуальный доступ к каждому адресуемому элементу данных.
- В современных EEPROM как и во FLASH реализуются алгоритмы стирания и программирования.
- В отличие от EPROM EEPROM для программирования не надо вынимать из корпуса устройства, а только обеспечить необходимый режим программирования.
В репрограммируемых ЗУ типа EEPROM возможно стирание старой информации и замена ее новой в результате специального процесса, для проведения которого ЗУ выводится из рабочего режима. Рабочий режим (чтение данных) — процесс, выполняемый с относительно высокой скоростью. Замена же содержимого памяти требует выполнения гораздо более длительных операций.
По способу стирания старой информации различают ЗУ со стиранием ультрафиолетовыми лучами (EPROM или в русской терминологии РПЗУ-УФ, т. е. репрограммируемые ПЗУ с ультрафиолетовым стиранием) и электрическим стиранием (E2ROM или РПЗУ-ЭС).
Запоминающими элементами современных РПЗУ являются транзисторы типов МНОП и ЛИЗМОП (добавление ЛИЗ к обозначению МОП происходит от слов Лавинная Инжекция Заряда). МНОП-транзистор отличается от обычного МОП-транзистора двухслойным подзатворным диэлектриком. Характеристика развития EEPROM – снижение размеров кристалла, вследствие чего повышение интеграции, а так же повышение информационной ёмкости с уменьшением времени доступа.
41. Базовые матричные кристаллы. Разновидности и параметры. Области использования.
Первые схемы, которые можно отнести к данному классу появились в 60-х годах. Они изготавливались на унифицированном кристалле с фиксированным расположением функциональных элементов. При этом проектирование заключалось в назначении функциональных элементов схемы на места расположения соответствующих функциональных элементов кристалла и поведении соединений. Такой кристалл получил название базового, поскольку все фотошаблоны для его изготовления являлись постоянными и не зависели от реализуемой схемы. Современные полузаказные схемы реализуются на БМК. Элементы БМК располагаются на кристалле матричным способом. Поэтому такие схемы часто называют матричными БИС. БМК представляет собой прямоугольную многослойную пластину фиксированных размеров, на которой выделяют периферийную и внутреннюю области. В периферийной области располагаются внешние контактные площадки для осуществления буферных схем. Во внутренней области кристалла матричным способом располагаются макроячейки для реализации элементов проектируемых схем. Промежутки между макроячейками используют для электрических соединений. Помимо ячеек, являющихся заготовками для реализации элементов, на БМК могут присутствовать фиксированные части соединений.
42. Архитектура FLASH-FILE. Характеристика современных микросхем.
Накопитель ФФП делится на блоки, которые служат аналогами секторов магнитных дисков, отражаемых в операционной системе MS-DOS. Блоки ФФП идентичны и имеют одинаковую информационную емкость (симметричная блочная архитектура). Так как в ФФП операции записи производятся значительно чаще, чем в других разновидностях Флэш-памяти, этим операциям уделяется большое внимание — вводятся страничные буферы, позволяющие с высокой скоростью накапливать некоторый объем данных, подлежащих записи, для их последующей передачи в накопитель с меньшей скоростью. Микросхемы ФФП фирмы Intel имеют информационную емкость 4...32 Мбит при временах доступа 70нc, напряжения питания 5; 3,3 или даже 2,7 В. Они имеют байтовую или управляемую разрядность (8 или 16), напряжение программирования у них также, как правило, многовари-антно (3,3; 5; 12 В). Внешняя организация ФФП показана на рис. на примере микросхемы с информационной емкостью 16 Мбит (ИС типа 28F016SA фирмы Intel). Накопитель схемы с общей информационной емкостью 16 Мбит разбит на 32 блока по 64 Кбайт. Поясним смысл некоторых выводов и сигналов. Шина адреса: линии А20-16 выбирают один из блоков, линии А15-1 выбирают слово в пределах одного блока (блок с емкостью 64 Кбайта содержит 32 Кслов), линия А0 — бит выборки байта, определяющий старший и младший байты при байтовой организации памяти и отключаемый при ее словарной организации. От процессора поступает начальный адрес блока данных, который запоминается в очереди адресов. Текущий адрес ячейки памяти для обмена формируется адресным счетчиком. В шине данных DQ15-0 линии DQ7-0 предназначены для ввода и вывода младшего байта данных, передачи команды в командный интерфейс пользователя CUI в цикле записи и вывода данных из буфера, регистров идентификатора или состояния в соответствующих режимах чтения. Линии DQ15-8 предназначены для передачи старшего байта при словарной организации памяти. По ним выводят данные накопителя, буфера или идентификатора в соответствующем режиме чтения; но эти линии не используются для чтения из регистров состояния. Если кристалл не выбран или запрещен вывод, линии шины данных переходят в третье состояние. Линии 
и 
— входы разрешения кристалла, при высоком уровне любого из них кристалл не выбран, и потребление мощности снижается до уровня состояния покоя (Standby) после завершения текущей операции записи или стирания.
Сигнал 
открывает выходные буферы при низком уровне и переводит их в третье состояние при высоком. Сигнал WE управляет доступом к командному интерфейсу пользователя CUI, страничным буферам, регистрам очереди данных и защелкам очереди адресов. Сигнал 
(Reset/Power-Down) при низком уровне вводит схему в состояние глубокой экономии мощности, отключая все схемы, потребляющие статическую мощность. При выходе из этого состояния время восстановления схемы составляет 400 нс. При переходе к низкому уровню операции автомата записи прекращаются, схема сбрасывается. Сигнал RY/BY (Ready/Busy) индицирует состояние внутреннего автомата записи. Низкий уровень означает занятость, высокий (кстати говоря, сигнал вырабатывается каскадом с открытым стоком, требующим подключения внешней цепочки Ucc ~ К для формирования высокого уровня) означает или готовность к новым операциям, или приостановление стирания, или состояние глубокой экономии мощности в зависимости от выполняемой операции. Сигнал 
(Write Protect) имеет следующий смысл. Каждый блок имеет бит запрещения записи (Lock-bit). Низкий уровень 
разрешает защиту, т. е. запись или стирание в блоке могут выполняться только при Lock-bit = 0. При высоком уровне 
в блоках могут выполняться операции записи и стирания независимо от состояния блокирующих битов. Сигнал 
низким уровнем вводит схему в байтовый режим, высоким— в словарный и выключает буфер линии A0.
43. Разновидности функциональных преобразователей микросхем программируемой логики. Примеры.
Ф. Р. - устройство, выходной сигнал которого у связан с одним либо несколько входными сигналами xi (где i = 1, 2,...) заданным алгоритмом функционирования. В зависимости от числа входных величин различают П. ф. одной, двух и более переменных. Функциональная зависимость выходных сигналов П. ф. от входных (единственного выходного при одном входном или каждого выходного при наличии нескольких входных сигналов) может быть задана в виде таблиц, графиков, аналитических выражений. Динамическая характеристика П. ф. y (x1, x2,..., xn, t) описывается дифференциальным уравнением, в правой части которого участвуют входной сигнал и его производные по времени (в общем случае), а в левой части — выходной сигнал и его производные по времени (в общем случае).
Примеры:
- табличные преобразователи
- на основе мультиплексоров
44. FLASH с BOOT BLOCK.
Схемам типа Boot Block Flash Memory (Boot-блок Флэш-память, сокращенно ББФП) присуще блочное стирание данных и несимметричная блочная архитектура. Блоки специализированы и имеют разные размеры, Среди них. имеется так называемый Boot-блок (ББ), содержимое которого аппаратно защищено от случайного стирания. В ББ хранится программное обеспечение базовой системы ввода/вывода микропроцессорной системы BIOS (Basic Input/Output System), необходимое для правильной эксплуатации и инициализации системы.
В составе блоков имеются также БП (блоки параметров) и ГБ (главные блоки), не снабженные аппаратными средствами защиты от непредусмотренной записи. Блоки БП хранят относительно часто меняемые параметры системы (коды идентификаторов, диагностические программы и т. п.). Блоки ГБ хранят основные управляющие программы и т. п.
Микросхемы ББФП предназначены для работы с разными микропроцессорами и для соответствия им имеют два варианта расположения ББ в адресном пространстве: вверху и внизу. В настоящее время выпускаются ББФП с емкостями 1...16 Мбит, в последующих поколениях ожидаются ИС с информационными емкостями до 256 Мбит.
45. FLASH. Принцип работы ЗЭ. Архитектурные разновидности.
Разновидности:
- Bulk Erase –полостью стираемая память, т. е нельзя стереть какой – либо сектор памяти, а только целиком. Первые приборы с полным стиранием всей памяти были наделены низким интеллектом, не содержали встроенных алгоритмов стирания / программирования.
- Boot Block Flash Memory – память с загрузочным блоком. Схемам типа Boot Block Flash Memory (Boot-блок Флэш-память, сокращенно ББФП) присуще блочное стирание данных и несимметричная блочная архитектура. Блоки специализированы и имеют разные размеры
- Flash File Memory – флэш - файл Накопитель ФФП делится на блоки, которые служат аналогами секторов магнитных дисков, отражаемых в операционной системе MS-DOS. Блоки ФФП идентичны и имеют одинаковую информационную емкость (симметричная блочная архитектура).
- Strata Flash –память с возможностью записи в запоминающий элемент 2-х бит.
Принцип работы ЗЭ. Транзисторы типа ЛИЗМОП всегда имеют так называемый плавающий затвор, который может быть единственным или вторым, дополнительным к обычному (управляющему) затвору. Принцип работы ЛИЗМОП с двойным затвором близок к принципу работы МНОП-транзистора — здесь также между управляющим затвором и областью канала помещается область, в которую при программировании можно вводить заряд, влияющий на величину порогового напряжения транзистора. Только область введения заряда представляет собою не границу раздела слоев диэлектрика, а окруженную со всех сторон диэлектриком проводящую область (обычно из поликристаллического кремния), в которую, как в ловушку, можно ввести заряд, способный сохраняться в ней в течение очень длительного времени. Эта область и называется плавающим затвором.
При подаче на управляющий затвор, исток и сток импульса положительного напряжения относительно большой амплитуды 20.;.25 В в обратно смещенных р-n переходах возникает лавинный пробой, область которого насыщается электронами. Часть электронов, имеющих энергию, достаточную для преодоления потенциального барьера диэлектрической области, проникает в плавающий затвор. Снятие высокого программирующего напряжения восстанавливает обычное состояние областей транзистора и запирает электроны в плавающем затворе, где они могут находиться длительное время (в высококачественных приборах многие годы).
Заряженный электронами плавающий затвор увеличивает пороговое напряжение транзистора настолько, что в диапазоне рабочих напряжений проводящий канал в транзисторе не создается.
При отсутствии заряда в плавающем затворе транзистор работает в обычном ключевом режиме.
46. Структура и организация CPU с микропрограммным управлением. Структура, кодировка микрокоманд.
Упрощённая структура CPU=ОБ+МУУ+БС.
Структурная схема соответствует базовой конфигурации микропроцессора на секционном комплекте СБИС и включает узел управления, содержащий микропрограммное устройство управления (МУУ), дополненное органами ручного управления и элементами индикации, операционный блок (ОБ) и блок синхронизации (БС).
Структура микрокоманд: |адресуемая часть |операционное поле |
Адресуемая часть – для управления секвенсором, выбор флажка перехода и т. д.
Операционное поле – всё, что должен делать операционный блок.
Кодирование: вертикальное – все поля вперемешку, горизонтальный – каждому входу свой управляющий сигнал, комбинированный способ (как в МТ1804)
47. Схемы свёртки по модулю 2 и их применение.
Контроль по модулю 2 реализуется с помощью схем свертки. Для практики типична многоярусная схема свертки пирамидального типа
Примером ИС свертки по модулю 2 может служить микросхема ИП5 серии. Схема имеет 9 входов, что допускает свертку байта с девятым контрольным разрядом. Двумя выходами схемы являются Е (Even) и О (Odd). Если вес входной комбинации четный, то Е = 1 и О = 0, и наоборот, если вес нечетный.
48. Этапы автоматизированного проектирования ЦМ на основе БИС/СБИС.
Первый этап. Рассмотрение ТЗ на разрабатываемое устройство
Второй этап. Разработка общей структуры операционного блока
Третий этап, Описание работы управляющего автомата
Четвертый этап. Компиляция проекта и основные параметры устройства
Пятый этап. Тестирование проекта
Шестой этап. Автоматическое определение временных характеристик устройства
Седьмой этап. Практическое использование результатов проектирования
|
Из за большого объема этот материал размещен на нескольких страницах:
1 2 3 |
