Курсовая работа по дисциплине «Информатика». Делитель частоты на пять на D-триггерах

Московский государственный институт электроники и математики.

Кафедра ЭВА.

Курсовая работа по дисциплине «Информатика».

Делитель частоты на пять

на D-триггерах

Курсовую выполнил

студент группы С-14

Кузьмищев Антон

Москва, 2008

Аннотация:

В данной работе рассматривается устройство триггеров и счетчиков, их принцип работы и применение. Конечным результатом является представление информации о делителе частоты на пять на D-триггерах. Рассмотрены D-триггеры и делители на их основе. Разработана функциональная схема.

1

Содержание:

1. Понятие о D-триггере……………………………………….…………….3

2. Асинхронные счетчики на D-триггерах…………………………………4

2.1 Делитель частоты на пять……………….………………………..5

2.1.1 Функциональная схема …………………….……………….......5

2.1.2 Временная диаграмма……..…………………….………………6

2

1. Понятие о D-триггере.

D-триггер (рис 1) - запоминает состояние входа и выдаёт его на выход. D-триггеры имеют, как минимум, два входа: информационный D и синхронизации С. Сохранение информации в D-триггерах происходит в момент прихода активного фронта на вход С. Так как информация на выходе остаётся неизменной до прихода очередного импульса синхронизации, D-триггер называют также триггером с запоминанием информации или триггером-защёлкой. Рассуждая чисто теоретически, D-триггер можно образовать из любых RS - или JK-триггеров если на их входы одновременно подавать взаимно инверсные сигналы.

D-триггер в основном используется для реализации защёлки. Так, например, для снятия 32 бит информации с параллельной шины, берут 32 D-триггера и объединяют их входы синхронизации для управления записью информации в защёлку, а 32 D входа подсоединяют к шине.

Рисунок 1. Условно-графическое обозначение D-триггера

Таблица истинности D-триггера достаточно проста, она приведена в таблице

Как видно из этой таблицы, этот триггер способен запоминать по синхросигналу и хранить один бит информации

Таблица 1. Таблица истинности D-триггера

3

2. Асинхронные счетчики на D-триггерах.

Счетчиками в цифровой технике называются специальные устройства, позволяющие подсчитывать число поступивших на вход импульсов. Понятие “счетчик импульсов” тесно связано с понятием “делитель частоты”.

Рисунок 2. Деление частоты

Второй вариант делителя частоты приведен на рисунке 3. Он построен на D-триггере. Для того, чтобы перевести D-триггер в счетный режим, нужно соединить инверсный выход триггера Q с его D-входом, так как это показано на рисунке 3. Теперь, если подать сигнал на вход С, такая схема тоже будет работать как делитель. Выходной сигнал такого делителя снимается с выхода Q триггера.

Рассмотрим подробнее работу этой схемы. Предположим, что после включения триггер установился в единичное состояние. Это означает, что на инверсном выходе триггера (Q) присутствует логический ноль. Этот ноль поступает на D-вход. Подадим на вход делителя некоторый цифровой сигнал, такой же, как мы подавали и в предыдущем случае (см. рисунок 2).

По фронту первого входного импульса D-триггер перейдет в нулевое состояние, так как на его D-входе сигнал логического нуля. После этого на инверсном выходе триггера устанавливается логическая единица. Поэтому по фронту следующего входного импульса триггер переключится в единичное состояние. И так далее.

Рисунок 3. Простейший делитель частоты.

4

Делители широко используются в цифровой технике. Цепочка последовательно соединенных D-триггеров позволяет получить сигналы требуемой частоты путем деления импульсов задающего генератора.

Пример. Соединенные последовательно два делителя позволят получить сигнал с частотой в четыре раза меньшей, чем входная. Трехкаскадный делитель (три последовательно соединенных D-триггера) дадут деление на восемь. Четыре каскада будут делить на шестнадцать. И так далее.

На рисунке 4 изображена схема четырехкаскадного делителя частоты на D-триггерах. Импульсы тактового генератора поступают на вход первого каскада деления. Если частота сигнала на входе равна f, то на выходах делителя мы получим сигналы со следующими частотами:

Q0 — f/2;          Q1 —f/4;           Q2 —f/8;               Q3 — f/16.

Рисунок 4. Четырехкаскадный делитель частоты

2.1 Делитель частоты на пять.

Рисунок 5. Функциональная схема делителя частоты на 5.

5

Для изменения коэффициента счета добавляется дешифратор.

Рисунок 6. Временная диаграмма делителя частоты на пять.

6

Список литературы:

1. Информатика. Базовый курс, 5-е издание / , : Омега-Л, 2007 г.;

2. http://www. *****/; Лекция: Асинхронные и синхронно-асинхронные счетчики; Лекция: Триггеры;

3. http://kftt. *****/; глава Счетчики; глава Триггеры;

4. http://*****/; D-триггер;

5. http://www. *****/; D-триггеры;

6. http://www. *****/; Электронные счетчики и делители частоты.