Интерфейсы вычислительных систем. Общие положения. Способы подключения (стр. 4 )

Цикл записи данных состоит из следующих фаз.

Программа выполняет цикл вывода (IOWR*) в порт 4 (ЕРР Data Port).

Адаптер устанавливает сигнал Write* (низкий уровень), и данные помещают­
ся на выходную шину LPT-порта.

При низком уровне Wait* устанавливается строб данных.

Порт ждет подтверждения от ПУ (перевода Wait* в высокий уровень).

Снимается строб данных — внешний ЕРР-цикл завершается.

Завершается процессорный цикл вывода.

ПУ устанавливает низкий уровень Wait*, указывая на возможность начала сле­
дующего цикла.

Рис. 1.3. Цикл записи данных ЕРР

Пример адресного цикла чтения приведен на рис. 1.4. Цикл чтения данных отли чается только применением другого стробирующего сигнала.

Главной отличительной чертой ЕРР является выполнение внешней передачи в< время одного процессорного цикла ввода-вывода. Это позволяет достигать высо ких скоростей обмена (0,5-2 Мбайт/с). ПУ, подключенное к параллельному пор ту ЕРР, может работать со скоростью устройства, подключаемого через слот ISA

Протокол блокированного квитирования (interlocked handshakes) позволяет авто­матически настраиваться на скорость обмена, доступную и хосту, и ПУ. ПУ может регулировать длительность всех фаз обмена с помощью всего лишь одного сигна­ла Wait*. Протокол автоматически подстраивается под длину кабеля — вносимые задержки приведут только к удлинению цикла. Поскольку кабели, соответству­ющие стандарту IEEE 1284 (см. выше), имеют одинаковые волновые свойства для разных линий, нарушения передачи, связанного с «состязаниями» сигналов, происходить не должно. При подключении сетевых адаптеров или внешних дис­ков к ЕРР-порту можно наблюдать непривычное явление: снижение производи­тельности по мере удлинения интерфейсного кабеля.

Рис. 1.4. Адресный цикл чтения ЕРР

Естественно, ПУ не должно «подвешивать» процессор на шинном цикле обмена. Это гарантирует механизм тайм-аутов PC, который принудительно завершает любой цикл обмена, длящийся более 15 мкс. В ряде реализаций ЕРР за тайм-аутом интерфейса следит сам адаптер — если ПУ не отвечает в течение определенного времени (5 мкс), цикл прекращается и в дополнительном (не стандартизованном) регистре состояния адаптера фиксируется ошибка.

Устройства с интерфейсом ЕРР, разработанные до принятия IEEE 1284, отлича­ются началом цикла: строб DataStb* или AddrStb* устанавливается независимо от состояния WAIT*. Это означает, что ПУ не может задержать начало следующего цикла (хотя может растянуть его на требуемое время). Такая спецификация называется ЕРР 1.7 (предложена Xircom). Именно она применялась в контрол­лере 82360. Периферия, совместимая с IEEE 1284 ЕРР, будет нормально работать с контроллером ЕРР 1.7, но ПУ в стандарте ЕРР 1.7 может отказаться работать с контроллером ЕРР 1284.

С программной точки зрения контроллер ЕРР-порта выглядит просто (см. табл. 1.5). К трем регистрам стандартного порта, имеющим смещение О, 1 и 2 относитель­но базового адреса порта, добавлены два регистра (ЕРР Address Port n EPP Data Port), чтение и запись в которые вызывает генерацию связанных внешних циклов.

Назначение регистров стандартного порта сохранено для совместимости ЕРР-порта с ПУ и ПО, рассчитанными на применение программно-управляемого обмена. Поскольку сигналы квитирования адаптером вырабатываются аппаратно, при записи в регистр управления CR биты О, 1 и 3, соответствующие сигналам Strobe*, AutoFeed* и Selecting должны иметь нулевые значения. Программное вмешательство могло бы нарушить последовательность квитирования. Некоторые адаптеры имеют специальные средства защиты (ЕРР Protect), при включении ко­торых программная модификация этих бит блокируется.

Использование регистра данных ЕРР позволяет осуществлять передачу блока данных с помощью одной инструкции REP INSB или REP OUTSB. Некоторые адап­теры допускают 16/32-битное обращение к регистру данных ЕРР. При этом адап­тер просто дешифрует адрес со смещением в диапазоне 4-7 как адрес регистра данных ЕРР, но процессору сообщает о разрядности 8 бит. Тогда 16- или 32-бит­ное обращение по адресу регистра данных ЕРР приведет к автоматической гене­рации двух или четырех шинных циклов по нарастающим адресам, начиная со смещения 4. Эти циклы будут выполняться быстрее, чем то же количество оди­ночных циклов. Более «продвинутые» адаптеры для адреса регистра данных ЕРР сообщают разрядность 32 бит и для них до 4 байт может быть передано за один цикл обращения процессора. Таким образом обеспечивается производитель­ность до 2 Мбайт/с, достаточная для адаптеров локальных сетей, внешних ди­сков, стриммеров и CD-ROM. Адресные циклы ЕРР всегда выполняются только в однобайтном режиме.

Важной чертой ЕРР является то, что обращение процессора к ПУ осуществляется в реальном времени — нет буферизации. Драйвер способен отслеживать состоя­ние и подавать команды в точно известные моменты времени. Циклы чтения и за­писи могут чередоваться в произвольном порядке или идти блоками. Такой тип обмена удобен для регистро-ориентированных ПУ или ПУ, работающих в реаль­ном времени, например устройств сбора информации и управления. Этот режим пригоден и для устройств хранения данных, сетевых адаптеров, принтеров, скане­ров и т. п.

К сожалению, режим ЕРР поддерживается не всеми портами — он отсутствует, к примеру, в ряде блокнотных ПК. Так что при разработке собственных устройств ради большей совместимости с компьютерами приходится ориентироваться на режим ЕСР.

31.Последовательность согласований согласно IEEE 1284

ПУ в стандарте IEEE 1284 обычно не требуют от контроллера реализации всех режимов, предусмотренных стандартом. Для определения режимов и методов управления конкретным устройством стандарт предусматривает последовательность согласования (negotiation sequence). Последовательность построена так, что старые устройства, не рассчитанные на применение IEEE 1284, на нее не ответят, и контроллер останется в стандартном режиме. Периферия IEEE 1284 может сообщить о своих возможностях, и контроллер установит режим, удовлетворяющий и хост, и ПУ.

Во время фазы согласования контроллер выставляет на линии данных байт расширяемости (extensibility byte), запрашивая подтверждение на перевод интерфейса в требуемый режим или прием идентификатора ПУ (табл. 1.11). Идентификатор передается контроллеру в запрошенном режиме (любой режим обратного канала, кроме ЕРР). ПУ использует сигнал Xflag (Select в терминах SPP) для подтверждения запрошенного режима обратного канала, кроме полубайтного. Полубайтный режим поддерживается всеми устройствами IEEE 1284. Бит Extensibility Link request послужит для определения дополнительных режимов в будущих расширениях стандарта.

Последовательность согласования (рис. 1.8) состоит из следующих шагов:

1. Хост выводит байт расширяемости на линии данных.

2. Хост устанавливает высокий уровень сигнала Selecting и низкий - AutoFeed#, что означает начало последовательности согласования.

3. ПУ отвечает установкой низкого уровня сигнала Ack# и высокого - Errorft, PaperEnd и Select. Устройство, "не понимающее" стандарта 1284, ответа не даст, и дальнейшие шаги не выполнятся.

4. Хост устанавливает низкий уровень сигнала Strobe# для записи байта расширяемости в ПУ.

5. Хост устанавливает высокий уровень сигналов Strobeft и AutoLF#.

6. ПУ отвечает установкой в низкий уровень сигналов PaperEnd и Еггог^, если ПУ имеет обратный канал передачи данных. Если запрошенный режим поддерживается устройством, на линии Select устанавливается высокий уровень, если не поддерживается - низкий.

7. ПУ устанавливает высокий уровень на линии Ack# для указания на завершение последовательности согласования, после чего контроллер устанавливает требуемый режим работы.

Рис. 1.8. Последовательность согласования режимов IEEE 1284

32.Электрические характеристики LPT порта

33.Протокол работы шины ISA

34.Организация прерываний в шине ISA

На шине ISA имеются линии запросов маскируемых и немаскируемых аппарат­ных прерываний. Линии запросов маскируемых прерываний IRQ2-IRQ7 поступа­ют на входы первичного контроллера прерываний, IRQ9-IRQ15 — на входы вто­ричного. Контакт В4 (IRQ2/9) запрос IRQ2 вырабатывал только у машин РХ/ХТ. На всех современных машинах (класса AT) он является запросом IRQ9, хотя на многих адаптерах (всех 8-битных) он обозначается как IRQ2. Приоритеты у запро­сов убывают по порядку IRQ9...IRQ15 и далее IRQ3...IRQ7. Запросы от конкретных линий могут быть замаскированы записью в регистры контроллера (см. п. 12.4), общий запрет/разрешение осуществляется манипулированием флагом разреше­ния прерываний (IF) процессора. Устройство может использовать одну или не­сколько линий запроса прерывания. На используемой линии запроса устройство в покое должно формировать низкий уровень сигнала, а при возникновении усло­вия прерывания устанавливать на нем высокий уровень запроса. Неиспользуемые линии должны быть электрически отключены от шины или же их выходные фор­мирователи должны переводиться в третье состояние. Переход из низкого в высо­кий уровень является сигналом для контроллера прерываний на формирование запроса прерывания к процессору. Устройство должно удерживать высокий уро вень запроса до тех пор, пока к нему не обратится программа-обработчик преры­вания, что будет означать не только обнаружение, но и правильную идентифика­цию источника запроса прерывания. Если запрос снят преждевременно, иденти­фикация будет некорректной. Детально механизм обслуживания прерываний рассмотрен в п. 12.4.

Способ подачи сигнала прерывания, принятый в ISA, — чувствительность к уров­ню, причем к высокому, — имеет меньшую помехозащищенность, чем срабатыва­ние по отрицательному перепаду, и отрезает путь к нормальному разделению (совместному использованию) линий запросов.

Линия ЮСНК# позволяет вызывать немаскируемое прерывание (NMI), на которое процессор реагирует вне зависимости от каких-либо флагов. Это прерывание при­нято использовать для сообщения о серьезных ошибках, требующих реакции си­стемы, но не для регулярной работы. Вызов NMI от данной линии разрешается установкой бита 3 (EIC) системного порта 06lh, а признаком того, что прерыва­ние NMI вызвано сигналом ЮСНК#, является единичное значение бита 6 (IOCHK) того же порта.

35.Прямой доступ к памяти в интерфейсе ISA

Прямой доступ к памяти позволяет абоненту шины организовывать обмен дан­ными между своим регистром и памятью под управлением контроллера DMA, минуя центральный процессор. До выполнения обмена канал DMA должен быть инициализирован — задан начальный адрес и размер пересылаемого блока памя­ти, направление и режим обмена. После инициализации канала обмен выполня­ется по инициативе ПУ.

Для интерфейса ПУ каждый канал DMA представляется парой сигналов: запрос об­мена — DRQx и подтверждение обмена — DACKx#, где х — номер используемого ка­нала. На рис. 6.3 приведена диаграмма стандартного цикла передачи байта (для 8-битного канала) или слова (для 16-битного) от ПУ в память по каналу DMA. Цикл передачи блока байтов или слов в память будет выглядеть следующим образом.

1.  По сигналу DRQx контроллер DMA запрашивает управление шиной и дожидается его предоставления процессором (и другими контроллерами шины).

2.  Контроллер выставляет адрес ячейки памяти и формирует в одном цикле шины
сигналы IOR#, DACKx* и MEMW#. Адрес на всех линиях, включая LA[23:17], дей­ствителен во время всего цикла (защелкивание не требуется), BALE=H в тече­ние всего цикла. Сигнал DACKx# указывает на то, что операция выполняется для канала х, a IOR# — на направление в канале (для пересылки из памяти в канал использовался бы сигнал IOW#). Чтобы по сигналу IOR# не было ложного чте­ния (по IOW# — ложной записи) порта, адрес которого совпадает с адресом памяти, присутствующим в цикле DMA, контроллер высоким уровнем сигнала AEN запрещает портам дешифрацию адреса. Байт, считанный из ПУ, в том же цикле шины записывается в ячейку. памяти.

3.  Контроллер модифицирует счетчик адреса и повторяет шаги 1-2 для каждого следующего сигнала DRQx, пока не будет исчерпан счетчик циклов. В последнем цикле обмена контроллер формирует общий сигнал окончания ТС (Terminate Count), который может быть использован устройством для формирования сиг­нала аппаратного прерывания.

Рис. 6.З. Цикл обмена DMA

Диаграмма обратной пересылки (из памяти в ПУ) отличается только тем, что на месте сигнала IOR# будет сигнал MEMR#, а на месте MEMW* — сигнал IOW#. Направление обмена и параметры режима задаются программированием кон­троллера DMA.

Цикл DMA, и так довольно длинный, может быть растянут устройством с помо­щью сигнала IOCHRDY (но сократить его сигналом OWS# невозможно). Запраши­вать удлинение цикла может только адресованная память — подразумевается, что когда ПУ выставляет запрос DRQx, оно уже должно быть готово к обмену.

На 16-битной шине ISA доступно 7 каналов DMA: четыре 8-битных (номера 0-3) и три 16-битных (5-7), подключенные к первичному и вторичному контроллерам соответственно. Канал 4 используется для каскадирования (соединения контрол­леров). На 8-битном слоте доступны только четыре 8-битных канала (в XT только 3 — канал 0 требовался для регенерации памяти).

Кроме приведенного на рисунке режима одиночной передачи возможны и иные, описанные в п. 12.4.

Напомним, что по 8-битным каналам DMA за один сеанс настройки контроллера можно передавать не более 64К байт данных, начинающихся с любого адреса (но не пересекая границ страниц, см. п. 12.3.2 и 12.5). По 16-битным каналам за сеанс можно передавать не более 64К слов данных, начинающихся с четного адреса, и границы страниц иные. Используя DMA в режимах, отличных от одиночного, длительность непрерывной передачи не должна превышать 15 мкс (для обесцече­ния регенерации памяти).

36.Обзор параметров интерфейса SCSI

Существует три стандарта SCSI (SE — англ. single-ended, LVD — англ. low-voltage-differential — интерфейс дифференциальной шины низкого напряжения, HVD — англ. high-voltage-differential — интерфейс дифференциальной шины высокого напряжения), каждый из которых имеет множество дополнительных и необязательных возможностей. Некоторые комбинации возможностей имеют собственные наименования.

Контроллер SCSI может работать с любым устройством, на котором присутствует данный интерфейс (жесткий диск, сканер).

Основные реализации SCSI (в хронологическом порядке):

Обзор интерфейсов SCSIНаименование	Разрядность шины	Частота шины	Пропускная способность	Максимальная длина кабеля	Максимальное количество устройств
SCSI	8 бит	5 МГц	5 МБайт/сек	6 м	8
Fast SCSI	8 бит	10 МГц	10 МБайт/сек	1,5-3 м	8
Wide SCSI	16 бит	10 МГц	20 МБайт/сек	1,5-3 м	16
Ultra SCSI	8 бит	20 МГц	20 МБайт/сек	1,5-3 м	5-8
Ultra Wide SCSI	16 бит	20 МГц	40 МБайт/сек	1,5-3 м	5-8
Ultra2 SCSI	8 бит	40 МГц	40 МБайт/сек	12 м	8
Ultra2 Wide SCSI	16 бит	40 МГц	80 МБайт/сек	12 м	16
Ultra3 SCSI	16 бит	40 МГц DDR	160 МБайт/сек	12 м	16
Ultra-320 SCSI	16 бит	80 МГц DDR	320 МБайт/сек	12 м	16

37.Организация интерфейса SCSI Протокол шины SCSI

Параллельный интерфейс SCSI существует в нескольких версиях, различающих­ся разрядностью шины, способами передачи сигналов и синхронизации. Физи­чески «узкий» интерфейс SCSI представляет собой шину, состоящую из 18 сиг­нальных и нескольких питающих цепей. В «широком» варианте число сигнальных цепей увеличено. Для защиты от помех каждая сигнальная цепь имеет собствен­ный обратный провод. На применяемых двухрядных разъемах контакты сигналь­ных и обратных цепей располагаются друг против друга. Это позволяет приме­нять в качестве кабелей как витые пары проводов, так и плоские ленточные кабели, где сигнальные и обратные провода чередуются.

По типу сигналов различают линейные (single ended) и дифференциальные (dif­ferential) версии SCSI. Их кабели и разъемы идентичны, но электрической совме­стимости устройств нет.

В широко используемой линейной версии SE (Single Ended) каждый сигнал пере­дается потенциалом с ТТЛ-уровнями относительно общего провода. Здесь общий (обратный) провод для каждого сигнала тоже должен быть отдельным, что сни­жает перекрестные помехи. В SCSI-1 применяются передатчики с открытым кол­лектором, приемники на биполярных транзисторах. Высокий уровень при пассив­ном состоянии передатчиков обеспечивают пассивные терминаторы (см. п. 5.1.2). В SCSI-2 стали применять и передатчики с активным снятием сигнала (active negation). Схема с открытым коллектором для снятия сигнала просто «отпуска­ет» линию, и ее потенциал возвращается в исходное состояние только под действи­ем терминаторов. При активном снятии выходная схема передатчика кратковре­менно форсирует переход линии к потенциалу пассивного состояния, после чего «отпускает» линию; при этом создается иллюзия возможности работы без терми­наторов. В SCSI-3 стандарт SPI предписывает использование интерфейсных схем KMC-n(CMOS).

Дифференциальная версия Diff, или HVD, для каждой цепи задействует пару про­водников, по которым передается парафазный сигнал. Здесь используются спе­циальные дифференциальные приемопередатчики, применяемые и в интерфей­се RS-485, что позволяет значительно увеличить длину кабеля, сохраняя скорость обмена. Дифференциальный интерфейс применяется в дисковых системах серве­ров, но в обычных PC не распространен. Интерфейс HVD (но еще с названием Diff) появился в SCSI-2, а в стандарте SPI-3 (SCSI-3 1999 года) он уже упразднен, поскольку скорость Ultra2 и выше он не выдерживает.

Протокол шины

Назначение сигналов параллельной шины раскрывает табл. 5.8. Все сигналы явля­ются L-активными: активному состоянию и логической единице соответствует низкий потенциал, что в данной книге отмечено символом «#» после мнемоники цепи. Обратные (парафазные) цепи обозначаются знаком «+».

Таблица 5.8. Назначение сигналов шины SCSI

Сигнал Назначение

BSY# Busy — шина занята

SEL# Select — выбор ЦУ инициатором (Select) или инициатора целевым устройством

(Reselect)

C/D# Control/Data — управление (низкий уровень)/данные (высокий уровень)

I/O» Input/Output — направление передачи относительно ИУ: вводу в ИУ соответствует

низкий уровень. Используется для различия прямой (Select) и обратной (Reselect) выборки: фазе Selection соответствует низкий уровень

Сигнал Назначение

MSG# Message — передача сообщения DB[0:31 ]# Data Bus — инверсная шина данных

DP[0:3]# Data Parity — инверсные биты паритета, дополняют количество единичных битов байта до нечетного. DPO# относится к DB[0:7],... DP3# — к DB[24:31]. В фазе арбитража не действуют

TERMPWR Terminator Power — питание терминаторов

ATN# Attention — внимание (намерение ИУ послать сообщение)

REQ# Request — запрос от ЦУ на пересылку данных

ACK# Acknowledge — подтверждение передачи (ответ на REQ#)

RST# Reset —сброд

DIFFSENS Признак дифференциального (LVD) интерфейса: ниже 0,7 В — линейный SE; 0,9-1,9 В— дифференциальный LVD; выше 2,4 В — дифференциальный HVD

Каждое устройство SCSI, подключенное к шине, должно иметь свой уникальный адрес, назначаемый при конфигурировании. Для 8-битной шины диапазон значе­ний адреса 0-7, для 16-битной — 0-15. Адрес задается предварительной установ­кой переключателей или джамперов. Для хост-адаптера возможно программное конфигурирование. Адресация устройств на шине в фазах выборки осуществля­ется через идентификатор SCSI ID, представляющий адрес в позиционном коде. Адрес определяет номер той линии шины данных, которая осуществляет выбор­ку данного устройства. Устройство с нулевым адресом выбирается низким уров­нем на линии DBO# (SCSI ID), с адресом 7 - на линии DB7# (SCSI ID=). Для ИУ значение идентификатора определяет приоритет устрой­ства при использовании шины; наибольший приоритет имеет устройство с боль­шим значением адреса. Понятия адрес и идентификатор часто путают, но это все­го лишь две различные формы представления одного и того же параметра. В любой момент обмен информацией по шине может происходить только между парой устройств. Операцию начинает инициатор обмена ИУ (initiator), а целевое устройство ЦУ (target) ее исполняет. ИУ выбирает ЦУ по его идентификатору. Чаще всего роли устройств фиксированы: хост-адаптер является инициатором (ИУ), а периферийное устройство — целевым (ЦУ). Возможны комбинированные устройства, выступающие в роли и ИУ, и ЦУ. В ряде случаев роли устройств меня­ются: ЦУ может, пройдя фазу арбитража, выполнить обратную выборку (Reseleci) ИУ для продолжения прерванной операции. При выполнении команды копиро­вания (Сору) ИУ дает указание ведущему устройству копирования (Copy Master) на обмен данными, который может производиться и с другим ЦУ (для которого ведущее устройство копирования выступит в роли ИУ).

Информация по шине данных передается побайтно (пословно) асинхронно, ис­пользуя механизм запросов (REQuest) и подтверждений (ACKnowledge). Каждый байт контролируется на нечетность (кроме фазы арбитража), но контроль может быть отключен. Интерфейс имеет возможность синхронной передачи данных, ускоряющей обмен (в SCSI-1 синхронного режима не было). Шина может находиться в одной из перечисленных ниже фаз. Роли источников сигналов между ИУ и ЦУ описаны в табл. 5.9.

В терминологии SCSI взаимодействие идёт между инициатором и целевым устройством. Инициатор посылает команду целевому устройству, которое затем отправляет ответ инициатору.

Команды SCSI посылаются в виде блоков описания команды (Command Descriptor Block, CDB). Длина каждого блока может составлять 6, 10, 12 или 16 байт. В последних версиях SCSI блок может иметь переменную длину. Блок состоит из однобайтового кода команды и параметров команды.

После получения команды целевое устройство возвращает значение 00h в случае успешного получения, 02h в случае ошибки или 08h в случае, если устройство занято. В случае, если устройство вернуло ошибку, инициатор обычно посылает команду запроса состояния. Устройство возвращает Key Code Qualifier (KCQ).

Все команды SCSI делятся на четыре категории: N (non-data), W (запись данных от инициатора целевым устройством), R (чтение данных) и B (двусторонний обмен данными). Всего существует порядка 60 различных команд SCSI, из которых наиболее часто используются:

Test unit ready — проверка готовности устройства.

Inquiry — запрос основных характеристик устройства.

Send diagnostic — указание устройству провести самодиагностику и вернуть результат.

Request sense — возвращает код ошибки предыдущей команды.

Read capacity — возвращает ёмкость устройства.

Format Unit

Read (4 варианта) — чтение.

Write (4 варианта) — запись.

Write and verify — запись и проверка.

Mode select — установка параметров устройства.

Mode sense — возвращает текущие параметры устройства.

Каждое устройство на SCSI-шине имеет как минимум один номер логического устройства (LUN — англ. Logical Unit Number). В некоторых более сложных случаях одно физическое устройство может представляться набором LUN.

38.Обзор параметров шины PCI

PCI (Peripheral Component Interconnect) local bus — шина соединения периферийных компонентов является основной шиной расширения современных компьютеров. Она разрабатывалась в расчете на Pentium, но хорошо сочеталась и с процессора­ми 486. Сейчас PCI является четко стандартизованной высокопроизводительной и надежной шиной расширения. Первая версия PCI 1.0 появилась в 1992 г. В PCI г.) введена спецификация коннекторов и карт расширения. В версии г.) введена частота 66 МГц. В настоящее время действует спецификация PCI 2.2 (декабрь 1998 г.), которая уточняет и разъясняет некоторые положения предшествующей версии 2.1. Данное описание основано на тексте стандарта «PCI Local Bus Specification. Revision 2.2» от 01.01.2001, опубликованного организацией PCI SIG (Special Interest Group).