Календарный план изучения дисциплины «Прикладная информатика»

ТАГАНРОГСКИЙ ГОСУДАРСТВЕННЫЙ РАДИОТЕХНИЧЕСКИЙ УНИВЕРСИТЕТ

«СОГЛАСОВАНО» Факультет ЭП

Декан факультета Кафедра КЭС

« 31 » 08 200 4 уч. г. Специальность 2205, 2019

Группы Э-104, Э-114

КАЛЕНДАРНЫЙ ПЛАН

Изучения дисциплины

Прикладная информатика

Курс 1 семестр 1

Лектор

Учебных занятий 90 часов

Из них: лекций 36 часов

Практических занятий 36 часов

Лабораторных занятий 18 часов

Самостоятельная работа

студентов 19 часов

ПРОВОДЯТ ЗАНЯТИЯ

Практические (ф. и.о. преподавателя, группы)	Лабораторные (ф. и.о. преподавателя, группы)	Руководство курсовым проектированием (ф. и.о. преподавателя, группы)
,	,
Э-104, Э-114	Э-104, Э-114

ВИДЫ, ФОРМЫ И СОДЕРЖАНИЕ УЧЕБНЫХ ЗАНЯТИЙ

Неделя, число, месяц	ТЕМА ЛЕКЦИИ	Тип и число часов	Практические, семинарские занятия
№ 1 с по	Введение.	2	Разработка VHDL-описаний деши-фраторов в поведенческом стиле
№ 2 с по	Первичная абстракция языка VHDL. Стили описания в VHDL	2	Разработка VHDL-описаний деши-фраторов в поведенческом стиле
№ 3 с по	Лексические элементы и модели данных в VHDL. Операторы IF, ELSE, ELSIF. Процессы. Сигналы	6	Разработка VHDL-описаний дешифраторов в потоковом стиле
№ 4 с по	Набор символов. Разделители и ограничители. Идентификаторы. Комментарии. Зарезервированные слова.		Разработка VHDL-описаний дешифраторов в потоковом стиле
№ 5 с по	Процессы. Сигналы. Список чувствительности процесса. Типы данных INTEGER, BIT, BIT_VECTOR.		Разработка VHDL-описаний дешифраторов в структурном стиле
№ 6 с по	Библиотека IEEE. Подключение пакета STD_LOGIC_1164. Оператор CASE. Параметризация проекта	6	Разработка VHDL-описаний дешифраторов в структурном стиле
№ 7 с по
№ 8 с по	Типы данных POSITIVE, NATURAL, STD_LOGIC и STD_LOGIC_VECTOR.		Разработка VHDL-описаний мульти-плексоров в поведенческом, потоковом и структурном стилях
№ 9 с по	Библиотека IEEE. Подключение пакета STD_LOGIC_1164.		Разработка VHDL-описаний мульти-плексоров в поведенческом, потоковом и структурном стилях
№ 10 с по	Оператор цикла for.	6	Разработка VHDL-описаний сумма-торов в поведенческом, потоковом и структурном стилях
№ 11 с по	Использование пакета STD_LOGIC_ARITH		Разработка VHDL-описаний сумма-торов в поведенческом, потоковом и структурном стилях
№ 12 с по	Описание сумматоров с использованием VHDL.		Разработка VHDL-описаний триггеров
№ 13 с по	Особенности описания и моделирования устройств, тактируемых фронтом синхроимпульса	6	Разработка VHDL-описаний триггеров
№ 14 с по
№ 15 с по	Описание триггеров с использованием VHDL.		Разработка VHDL-описаний регистров
№ 16 с по	Описание регистров с использованием VHDL.		Разработка VHDL-описаний регистров
№ 17 с по	Массивные типы данных. Константы. Переменные. Оператор цикла WHILE	8	Разработка VHDL-описаний линий задержки поведенческом стиле
№ 18 с по	Создание пакетов. Функции.		Разработка VHDL-описаний линий задержки поведенческом стиле
№ 19 с по	Описание линий задержки с использованием VHDL. Оператор цикла WHILE.		Разработка VHDL-описаний линий задержки в структурном стиле
№ 20 с по	Описание и моделирование конвейерных схем с использованием VHDL.		Разработка VHDL-описаний линий задержки в структурном стиле
№ 21 с по
№ с по
№ с по
№ с по
№ с по

Число часов	Самостоятельная работа студентов под контролем преподавателя	Число часов	Лабораторные занятия	Число часов	Контроль усвоения материала
2
2
2	Изучение лексических элементов VHDL	3
2	Изучение типов данных VHDL	4	Изучение маршрутов проектирования СБИС в САПР MAX+plus II	4
2			Изучение маршрутов проектирования СБИС в САПР MAX+plus II	4
2
					Рейтинг – контроль
2	Изучение поведенческого стиля VHDL-описаний и	4	Разработка VHDL-описаний дешифратора, мультиплексора,	4
2	областей его применения		демультиплексора в поведенческом, потоковом и структурном стилях
2			Разработка VHDL-описаний дешифратора, мультиплексора,
2			демультиплексора в поведенческом, потоковом и структурном стилях	4
2			Разработка VHDL-описаний одно-разрядного сумматора в поведенческом	4
2			и потоковом стилях, параметризуемого R-разрядного сумматора в потоковом
			стиле и с использованием пакета std_logic_arith в САПР MAX+plus II		Рейтинг – контроль
2	Изучение структурного стиля VHDL-описаний и областей	4	Разработка VHDL-описаний одно-разрядного сумматора в поведенческом	4
2	его применения		и потоковом стилях, параметризуемого R-разрядного сумматора в потоковом
2	Изучение потокового стиля VHDL-описаний и областей	4	стиле и с использованием пакета std_logic_arith в САПР MAX+plus II
2	его применения		VHDL-описания D-триггера, регистра, параметризуемой линии задержки	6
2			VHDL-описания D-триггера, регистра, параметризуемой линии задержки	6
2
					Рейтинг – контроль

Курсовые проекты и работы, домашние задания по учебному плану

№	Вид и содержание	Дата
выдачи	сдачи

Бюджет времени на самостоятельную подготовку студента

№	Вид работы	Часов в неделю	Всего часов
1.	Проработка лекций	2	36
2.	Подготовка к практическим занятиям	1	18
3.	Подготовка к лабораторным работам	1	18
4.	Выполнение курсовых и других домашних заданий

Лектор

Ответственный за дисциплину (цикл)

Зав. кафедрой

Правила заполнения: календарные планы составляются в двух экземплярах на каждый семестр нового учебного года и согласовываются с деканом не позднее, чем за неделю до начала семестра.

2. В графе “Лекции” по неделям расписываются темы лекций согласно рабочей программе с указанием в графе “Тип, число часов” типа лекций (О – обзорная, У – установочная, И – информационная, П – проблемная).

3. В графе “Практические и семинарские занятия” в соответствии с планом лекций расписываются темы, вид и объем занятий.

4. В графе “Самоcтоятельная работа студентов” указываются формы, содержание и объем часов.

5. В графе “Лабораторные занятия” приводятся названия работ и план их выполнения по неделям.

6. В графе “Контроль усвоения материала” расписываются по неделям все контрольные мероприятия с указанием их типа и способа организации (во время лекции, семинара, и т. п.).

Каф. КЭС. 2001 г.