При подключении нагрузки основная мощность логического элемента будет выделяться на коллекторах транзисторов VT3, VT4.
Чтобы упростить оттвод тепла от коллекторов этих транзисторов их подключают к общему проводу, а вся схема питается от источника отрицательного питания.
Еп = -5.2 В - стандартное напряжение питания для элементов ЭСЛ.
По уровням формируемого напряжения система ЭСЛ не совместима с системой ТТЛ.
Статические переходные характеристики элемента ЭСЛ:
t з. ср = 2 нс.
Рn = 25 мВт.
Uвх “1” Eon “0”
Uдо
y2
“0”
Eon
“1”
y1
- Eэ Uвых
∆ U = 0.5 – 1 B
Выходы логического элемента ЭСЛ имеют тип открытый эммитер.
Это даёт возможность строить логические схемы с использованием т. н. проводномонтажных функций. При этом обазательным является подключение какого-либо Rн.
Элементы ЭСЛ имеют выыысокое быстродействие => любой проводник, работающий стакой задержкой, можно рассматривать как длинную линию. Они работают на ВЧ, на которых влияние погонных емкостей и индуктивности, соединит. кабелей и дорожных печатных плат.
Основная характеристика длинной линии:
1 W W = Ln / Cn – волновое сопротивление.
При этом Rн=W – условие согласования для Rн безошибочной передачи сигнала.
Для согласования в корпусе МС выпускается набор одинаковых R ( R=50, 75, 10, 150, 200, 300, 400 Ом)
Использование отрицат. Еn=-5.2 В делает невозможным использование элементов ЭСЛ и ТТЛ в одной схеме. Если необходимо цифровой сигнал подать со входа элемента ЭСЛ на ТТЛ, и наоборот, необх. использовать преобразователь уровней МС. ПУ находится в составе ЭСЛ.
К500 ПУ125 ЭСЛ-ТТЛ
К500 ПУ124 ТТЛ-ЭСЛ
ПУ подключаются к одному источнику напряжения и к общему проводу.
Задержка ПУ значительно > задержки элементов ТТЛ и тем более ЭСЛ.
Т. о. использование серий ТТЛ и ЭСЛ в одной МС нецелесообразно даже с применением ПУ.
В рассмотренной схеме (рис.1) логических элементов каждый коллектор VT1 соединяется в одну точку, значит при увеличении коэффициента по входу, т. е. числа входных элементов, будет возрастать суммарная емкость коллекторов С1, которая будет увеличивать t переходного процессов при переключении логических элементов.
Элементы типа Э²СЛ.
Суммарная емкость VT1, оказывается подключена к одному проводу и при подключении логического элемента не перезаряжается. tз. ср не зависит от Сх
tз. ср = нс Рп = 10 мВт
R1 R2
VT5
VT4
VT1 VT1 VT1 y2
y1
VT2 VT3
Eon
Iэ
X1 X2 ….. Xm - Eэ
При этом такое подключение увеличивает коэффициент усиления по току входных транзисторов, т. е. входные ток могут быть уменьшены.
Основной недостаток элементов ЭСЛ – большое потребление мощности.
Примеры интегральных серий
М10000 - аналог К100
М100000 К500 К700
F100K..1% ТТЛ
Технология рМОП
(на основе МОП транзисторов с индуцированным каналом р-типа, используется с 1962 года)
Главное достоинство – высокая степень унификации (используются только полевые транзисторы с каналом р-типа, других элементов нет)
Для исполнения интегрального МОП-транзистора применяется только 2 этапа диффузии, при этом стоимость технологии МОП в 2 раза ниже технологии биполярного транзистора.
Быстродействие теоретически не ограничено, т. к. принцип работы ключей на МОП-тр. основан на модуляции канала величиной U на затворе. Величина сопротивления канала зависит исключительно от концентрации носителей заряда. Длительность переходного процесса определяется в основном процессом перезаряда паразитных емкостей:
Сн = N*Сзи = Сл
Схема логического элемента выполняется по рМОП технологии, строится на основе рМОП ключей путем замены нижнего транзистора группой параллельно и последовательно включённых транзисторов.
- En
VTn
1
VT1 VT2
X1 X2
a )
-En
VTn
VT1
X1 &
VT2
X2
б )
а ) если на один из входов подать напряжение Uвх > Uпор транзисторов VT1, VT2 , то на выходе схемы сформируется логический уровень нуля.
б ) на выходе логический уровень нуля сформируется лишь в том случае, если на оба входа подать напряжение Uвх > Uпор.
По сравнению с ТТЛ это более простые логические схемы. Для формирования логических уровней необходимо, чтобы Rk VT1VT2 << Rk VTn.
- En
RкVTn
RкVT1 VT2
Нагрузочный транзистор – с узким каналом имеет большое сопротивление, VT1 и VT2 – с широким коротким каналом.
Uвых
bn ln = 5* lk
bk = 5*bn
ln Rk VT1VT2 << Rk VTn.
t01 >> t10
lk
bk t10 t01
t10 связан с разрядом емкости нагрузки через сравнительно небольшое сопротивление ключ. транзистора в открытом состоянии.
t01 связан с зарядом емкости нагрузки через большое сопротивление нагрузочного транзистора
Сопротивление нагрузочного транзистора неограниченно уменьшать нельзя, т. к. при этом будет возрастать потребление логического элемента в состоянии 0 на выходе.
На практике для устранения эффекта большого значения t01 используется параллельное включение нескольких логических элементов на одном кристалле.
Uвх
1
 |
1
 |
|
Логический элемент на одном кристалле имеют очень близкие друг к другу параметры, т. к. выполняются в одном технологическом цикле.
Uвх
 |
ЛЭ1
 |
ЛЭ2
 |
Примеры интегральных серий
К145 t з = 50..100 нс
Еп = 15..30 В
С конца 70-х годов стала применяться п-МОП технология, что связано с высокой стоимостью
mn > 2.7*mp ( Si ) технологии и высоким временем диффузии ( » в 4 раза больше)
Для создания логических элементов применяется МОП транзистор со встроенным каналом, что также положительно сказывается на быстродействии. Для уменьшения сквозных токов используется многофазное управление, т. е. для управления схемы МОП требуется 2-4 синхроимпульса, характерное время задержки 5-25 нс, при этом показатель качества 2-50 пДж.
п-МОП получила применение в первых БИС, т. е. процессоры 8КР580 ).
КР580 требует Еп = +5 В Ф1
+12 В Ф2
-5 В
Технология КМОП.
Наиболее совершенная технология
КМОП = пМОП + рМОП
Статика: In = 0.
Однако, при подаче сигнала будут наблюдаться сквозные токи
Uвх
 |
Iскв
 |  |
t
t
Pдин = ∫ I²скв dt 0
Pдин = Е²*Сн*fт
Логические элементы строятся на базе транзисторов с различным типом проводимости канала, при чем проводимость верхней и нижней части каналов противоположны. Если в верхней части соединение параллельное, то в нижней – последовательное, или наоборот.
+En +En
VT2
VT1
VT1
VT3
VT2
Uвых X1
VT3 VT4
X2 VT4 X2
X1
a ) ИЛИ-НЕ б ) И-НЕ
а ) если на Х2 подать “1” – транзистор VT3 открыт, VT1 закрыт.
на Х1 подать “1” – транзистор VT4 открыт, VT2 закрыт.
Технология КМОП требует двойного количества транзисторов.
При достаточно сложных конфигурациях возможна минимизация логических схем по числу транзисторов.
Путем анализа устанавливаются точки схемы, изменение потенциала в которих требуется фазе (изменение по фазе). Удается сократить количество транзисторов на 30-40 %.
Примеры серий
К176 +9 В 100 нс
КВ 20..30 нс
К561(совместима с ТТЛ) 3..5 В
1нс
1нс
Триггерные устройства.
Назначение – хранить информацию.
Существует множество классификаций триггеров.
Выделяют :
бистабильные триггеры – имеют 2 состояния.
многостабильные триггеры – более 2-х состояний.
Триггеры классифицируются по способу управления, по уравнению функционирования.
По уравнению функционирования различают RS, T, D, JK триггеры.
По способу управления :
 |
 |
асинхронные синхронные
(тактируемые)
- с прямым управлением - уровнем (статическое управление)
- с инверсным управлением “1” ”0”
- перепадом (динамическое управление)
- фронтом 0→1 - срезом 1→0
Асинхронные RS триггеры
_ _ _
S Q S R Qn-1 Qn
0 1 X 1 уст. в 1
1 0 X 0 уст. в 0
_ _ 0 0 X Х запр.
R Q 1 1 X Qn-1 хран.
t з. ср лэ = τ
t уст тр = 2*τ
_ ____
S Qn = S + R*Qn-1
_
R
τ S
Q T
_
Q R
2 τ
В цифровой схемотехнике асинхронные схемы используются крайне редко, т. к. для них характерна зависимость от последовательности подаваемых сигналов, гонки и т. п.
Синхронные тактируемые триггеры.
Состояние схемы будет зависеть от сигналов только при подаче активного уровня С.
 |
S Q
C
_
R Q
_ _
C R S Qn-1 Qn Qn = C*Qn-1 + C(S + R*Qn-1)
0 X X X Qn-1 хран.
1 0 1 X 1 уст. в 1
1 1 0 X 0 уст в 0.
1 0 0 X Qn-1 хран.
1 1 1 X -- запр.
t уст тр = 3*τ
Недостаток синхронных и асинхронных триггеров : наличие запрещенных комбинаций
входных сигналов.
Преимущества : в схемах будут отсутствовать гонки и состязания.
При неактивном сигнале тактирования производится изменение управляющих сигналов, потом после некоторой задержки подаётся тактирующщий импульс, кототрый обеспечивает одновременное переключение всех триггеров схемы
.
D триггеры.
Имеют 1 информационный вход.
D Q C D Qn-1 Qn T
0 X X Qn-1 D
1 1 X 1
_ 1 0 X 0 C
C Q
t уст тр = 3*τ
Для того, чтобы избежать сквозного переноса данных применяют триггеры с динамическим управлением.
DV – триггеры.
Для увеличения функциональных возможностей схем были придуманы DV - триггеры.
|
|
|
|
|
D
Q
tуст = 3 Т
C
Q'
V
|
|
|
|
|
C
V
D
C
V1
V2
Qn = C Qn-1 V CD
Qn = CV1V2 Qn-1 V CV1V2D
|
 |
|
|
DV – триггер для создания пересчетных схем (счетчиков).
|
Q
 |
C = 0 – хранение.
С = 1 - Qn = D
|
|
|
|
|
C0
В случае, когда требуется один выход, триггер можно выполнить на основе 1 - го логического элемента.
 |
|
|
 |
 |
 |
C
D'
|
|
V
Двухступенчатые триггеры.
(с внутренней задержкой)
I ступ II ступ
|
|
|
|
|
Из за большого объема этот материал размещен на нескольких страницах:
1 2 3 4 5 |
