Разработка бортового модема для обмена данными fans в самолетов в-757/767 (стр. 8 )

Таблица 3

А1	АО	ФУНКЦИЯ
0	0	ПортА
0	1	ПортА
1	0	ПортА
1	1	Регистр команд

Для согласования выходных сигналов с бортовой шиной ARINC 429 подходит микросхема 1485ХК4Т. Расположение выводов показано на (рис. 21).

1	SLP 1,5	Vcc1	20
2	NC	NC	19
3	NC	NC	18
4	NC	NC	17
5	NC	NC	16
6	TX0IN	TXBOUT	15
7	TX1IN	TXAOUT	14
8	NC	NC	13
9	NC	NC	12
10	GND	Vcc 2	11

Рис. 21. Микросхема 1485ХК4Т.

В состав микросхемы входит блок входного формирователя уровней, блок управляющей логики, формирователь опорного тока, блок формирования длительности фронта выходных импульсов, блок выходных усилителей. Назначение выводов приведено в таблице 4.

  Таблица 4

ВЫВОД	НАЗНАЧЕНИЕ
SLP 1.5	Вход управления наклоном выходного дифферен­циального сигнала
NC	Свободный вывод
TXOIN	Вход данных канала А
TX1IN	Вход данных канала В
GND	Общий вывод
V CC2	Вывод питания от источника отрицательного напряжения
TXAOUT	Выход канала А
TXBOUT	Выход канала В
CCl	Вывод питания от источника отрицательного напряжения

2.1.3. Разработка принципиальной схемы

В настоящей главе рассматриваются вопросы разработки элементов принципиальной схемы предлагаемого варианта бортового модема, согласно разработанной структурной схеме. Как видно из структурной схемы, основными элементами модема являются:

микропроцессор; блок управления на основе заказной интегральной схемы (ASIC); синхронная динамическая оперативная память (SDRAM) для выполнения основной программы управления; Постоянная память для хранения основной программы управления
(EPROM); Постоянная память для хранения информации о выявленных в процессе работы модема неисправностях (EEPROM); Оперативная память для хранения в течение 24 часов данных о состоянии системы на момент аварийного отключения питания (SRAM); Постоянная память для хранения данных о ARINC (NAND FLASH); Интерфейса взаимосвязи с внутренней шиной данных (ECSB); Блок управления взаимосвязь с другими устройствами на основе программируемой логической схемы (FPGA).

В отличие от стандартных интегральных схем (ИС), заказные интегральные и схемы (Customer Specific Integrated Circuit - CSIC) разрабатываются в соответствии с требованиями заказчика и предназначены для специального применения. Иногда эти компоненты называют также специализированными интегральными схемами (Application Specific Integrated Circuit - ASIC).

Микросхемы CSIC могут быть полностью заказными (full custom) и полузаказ­ными (semi custom). Первые разрабатываются производителем полупроводниковых компонентов на уровне транзисторов. Полузаказные ИС базируются на вентильных (логических) матрицах или на наборах ячеек и могут разрабаты­ваться пользователем при технической поддержке со стороны производителя полупроводниковых компонентов.

Разработка полностью заказных ИС обычно занимает больше времени, зато та­кие микросхемы имеют несколько меньшие размеры кристалла, чем сопоста­вимые с ними по характеристикам полу заказные ИС.

Поскольку сроки разработки и габаритные размеры существенно влияют на це­ну прибора, полностью заказные ИС предпочтительно использовать в недоро­гих устройствах, особенно в случае их массового производства. Главным до­стоинством полу заказных ИС являются более короткие сроки получения гото­вой продукции. Ведь чем быстрее новая продукция появится на рынке, тем вы­ше шансы на коммерческий успех.

Поэтому указанное достоинство полу заказных ИС часто компенсирует их не­достатки (в первую очередь, высокую стоимость).

Разработчикам электронных устройств нередко приходится задавать себе во­прос: Какие компоненты - стандартные, заказные или полузаказные, - следует выбрать для реализации экономически наиболее эффективного системного решения? Самые важные факторы, которые следует принимать во внимание в таких случаях, - это системные затраты, сроки разработки, надёжность и гибкость системы.

Основной функцией заказной схемы является обеспечение доступа к памяти микропроцессора, а также управление интерфейсом ввода-вывода. В зависимости от узла изменяется разрядность шин адреса и данных, по которым схема обменивается информацией с другими устройствами. Для работы с микропроцессором обмен данными происходит через 64-разрядную шину данных (выводы D_Z0 - D_Z63 заказной схемы), и 32-разрядную шину адреса (выводы АО-A31 заказной схемы). Для работы с синхронной динамической памятью используются выводы SDRAM_D0-SDRAM_D63 для передачи данных и SDRAM_A0-SDRAM_A12 для передачи адреса. Также для коррекции ошибок с помощью кода Рида-Соломона используется 32-разрядная шина данных по исправлению ошибок через выводы DRAMCRC0-DRAMCRC63 заказной схемы [14].

Для чтения данных из флэш-памяти используются 23-разрядная шина
адреса AD FLASH0-AD FLASH22 и 64-разрядная шина данных D FLASH0-
D_FLASH63. Для связи с памятью используются выводы EEPROM_WR и
EEPROM_RD, соответственно для записи и чтения в перепрограммируемую
постоянную память.

До более подробного ознакомления с памятью типа SDRAM рассмотрим
общий вопрос о конвейеризации трактов обработки информации. Сущность
конвейеризации заключается в разбиении трактов обработки информации на
ступени.

На (рис. 22). показан тракт обработки данных, содержащий входной и выходной регистры и логическую схему между ними. Исходя из тезиса о возможности подачи новых входных данных только после окончания обработки старых, получим минимальный период тактовых импульсов для этой схемы:

Tmin=tnp +tKU+tsU

где tpr - задержка входного регистра на пути "такт-выход";  tKU - задержка сигнала в комбинационной цепи (логической схеме); tsu - время предустановки выходного регистра.

а)

б)

Рис. 22. Исходный (а) и конвейеризованный (б) тракты обработки информации.

Уменьшения tmjn т. е. повышения частоты тактовых импульсов, Можно добиться снижением tm путем расщепления логической схемы на ступени, разделенные регистрами (рис. 22, б). Если логическая схема расщепляется по глу­бине ровно пополам, то новое значение минимального периода тактовых им­пульсов определится тем же соотношением, что и для схемы, показанной на рис. 19 а, однако численное значение задержки логической схемы нужно будет уменьшить вдвое.

Применение конвейера увеличивает поток информации от входа к выходу за единицу времени, хотя, в то же время, единица информации проходит от входа к выходу за большее время, чем в схеме без конвейеризации.

В микросхемах SDRAM внешние управляющие сигналы фиксируются
положительными фронтами тактовых импульсов и используются для генерации
команд, управляющих процессами в ЗУ. Команда Act (Active) связана с выбором строки по соответствующему адресу. Команда RED (Read) определяет адрес первого столбца для чтения данных. Команда PRE (pre) связана с этапом предзаряда шин.        

Первое слово после формирования адреса появляется с запаздыванием на несколько тактов (Access Latency). Время доступа при этом "обычное", т е. такое, каким бы оно было в стандартном ЗУ. Адреса следующих слов формируются внутренним счетчиком, и слова появляются в каждом такте (рис. 22а). Чтобы ускорить темп появления слов, в пакете организуется трехступенчатый конвейер (рис. 22 б). Работу конвейера можно определить как параллельное функционирование последовательно активизируемых блоков. В соответствии с управлением тактами каждый сегмент схемы столбца работает в параллель с другими.

В микросхемах SDRAM предусматривают возможность регулировки запаздывания первого доступа с целью приспособления памяти к частотным требованиям системы и длины пакета, в котором слова читаются или записываются в каждом такте после всего одной команды.

Постоянная память для хранения основной программы управления представляет собой перепрограммируемое ПЗУ (EPROM) типа flash - постоянная память для хранения основной программы управления типа flash-память. Термин Flash связан с характерной особенностью этого вида памяти - возможностью одновременного стирания всего ее объема.

В предлагаемой схеме память для хранения основной программы реализуется на микросхемах М27С256В.

Предлагаемая схема позволяет обмениваться 64-разрядными данными с
ASIC VOLCANO по запросу 23-разрядным адресом и собрана на восьми элементах памяти типа М27С256В.

В качестве основного узла управления взаимосвязью процессорного блока, с другими модулями ATSU и другими системами самолета подходит программируемая логическая схема (ПЛИС или FPGA - (Field Programmable Gate Arrays)

В разработке СБИС ПЛ участвуют уже десятки фирм, ведущими среди них являются Xilinx, Altera, Actel, Anne, AMO (Vantis), Lattice (все США) и некоторые другие. Перечисленные фирмы достаточно полно представляют спектр продукции в области СБИС ПЛ, хотя и не исчерпывают ее. Последующее изложение темы ориентировано в основном на разработки фирм Xilinx, Altera иActel.