Два режима работы :
1. Наличие прерывания – считывается код микропрограммного кода (ИМП), сохраняются регистры в стековой области, считывается код номера запроса на прерывание (А0, …), на основе которых формируется адрес первой полезной команды программы обслуживания прерывания (ПОП). В этой схеме БПП обеспечивает: приём запроса на прерывание, ранжирование их по уровню приоритета, формирование кода номера запроса на прерывание, сравнение с уровнем текущего приоритета, формирование общего сигнала на прерывание вычислительной системы (INT).
2. Прерывание отсутствует.
Обмен микроЭВМ с внешними устройствами (ВУ).
Существует 4 варианта обмена с ВУ.
1. Обмен с ВУ по инициативе микропроцессора (мкп)
 |
В этом случае отсутствует режим прерывания.
2. Обмен с ВУ по инициативе с ВУ
В этом случае имеет место режим прерывания.
Преимущества и недостатки:
В 1. необходимо вставлять подпрограмму для опроса ВУ; во 2. программное обеспечение простое.
Вариант 1. целесообразно применять в тех случаях когда имеется сравнительно небольшое количество ВУ и не предъявляются высокие требования к времени опроса (микроЭВМ«клавиатура).
Вариант 2. – когда ВУ имеется довольно большое количество и предъявляются жёсткие требования к динамической характеристике и устройствам обмена.
3. Обмен ВУ с ВУ.
 |
Запрос – “захват магистрали”. Приводит триггеры в третье состояние и освобождает выходы. ВУ должно сформировать полностью все сигналы для управления магистралью.
В этом случае ВУ вырабатывает запрос “захвата ” магистрали. По этому запросу МКП переводит свои шины в третье состояние. ВУ, выработавшее запрос, активизируется, захватывает магистраль и обеспечивает обмен с другим ВУ. При этом оно обязано сформировать свою совокупность сигналов для поддержки магистрали (даже тех, которые не требуются для ВУ). Этот режим называется режимом “захвата” магистрали. Частным случаем является режим ПДП – прямой доступ к памяти.
4. Обмен микропроцессора с группой ВУ.
 |
Существует 2 варианта микропроцессорных систем:
1. Микропроцессорная (МП) система команд которых позволяет обеспечить обращение к ВУ и памяти как к единому целому. Т. е. система команд не обеспечивает различие между ВУ и памятью.
2. МП система команд которых обеспечивает различие между обращением к памяти и к ВУ.
Считается, что в варианте 1. меньше объём адресуемой памяти, но выше быстродействие (за счёт меньшего дешифратора команд) и проще пишется программное обеспечение. А в варианте 2. больше адресное пространство, т. к. обращение к памяти и обращение к ВУ имеют разные команды.
По системе обмена различают 2 варианта:
1. Синхронный.
2. Асинхронный.
Синхронный обмен
Все ВУ можно разделить на 3 группы:
1) Устройства, доступные для чтения (АЦП, ПЗУ, вн. регистры).
2) Устройства, доступные для записи (внешние портов, ЦАП).
3) Устройства, доступные по чтению и записи.
Реализация обмена информацией с ВУ, доступными по чтению.
 |
 |
Количество пустых операций (NOP) в данной системе определяется самым медленным ВУ.
СА – селектор адреса – как правило, обыкновенный дешифратор, а в некоторых случаях – регистр –дешифратор, который применятся в магистралях Q-bus. Это магистраль, в которой адрес и данные передаются поочерёдно (разделены во времени).
Достоинства: простота реализации при минимуме аппаратных затрат.
Недостатки:
- эта система сориентировано на работу с самым медленным ВУ, поэтому неизбежны временные потери при работе с другими ВУ;
- затруднена модификация ВУ, т. к. невозможно подключение ВУ, у которых время обмена больше чем у самого медленного ВУ этой системы, без переделки микропрограммы обмена.
Реализация обмена информацией с ВУ, доступными для записи
 |
В структуре добавилась микрокоманда W/R.
Достоинства и недостатки те же, что и в предыдущем случае. Эта структура сориентирована на самое медленное ВУ.
Реализация обмена с ВУ по чтению и записи
Схема та же, что и в предыдущем случае, достоинства и недостатки такие же как в первом случае.
Асинхронный обмен информацией с ВУ.
 |
Асинхронный обмен позволяет адаптироваться любому ВУ к вычислительной системе. Существует 2 режима работы: 1) режим записи – адрес и данные процессором выданы на магистраль. Через время t1 (необходимое для получения достоверной информации на входах ВУ) выдаётся сигнал MSYN, который сообщает ВУ, что информация на его входах достоверна и её можно записать. Время t2 – время, необходимое для записи информации в ВУ, после чего выставляется сигнал SSYN, сообщающий процессору о том, что обмен информацией завершён. Время t3 – это реакция процессора на появившийся сигнал SSYN. После этого снимаются сигналы SSYN, MSYN, адрес и данные; 2) режим чтения информации – процессор выставляет адрес и через время t1®MSYN, который является признаком для ВУ о необходимости обмена информацией с процессором. Через t2 – время, необходимо ВУ для формирования достоверной информации на входах процессоров. Формируется сигнал SSYN, по которому процессор осуществляет чтение информации с магистрали (время для чтения t3). После этого процессор снимает сигнал MSYN, а ВУ – SSYN, данные.
Примечание: В случае если ВУ не выставило ответного сигнала SSYN или выставило его за пределами tmax (определяемое самым медленным устройством вычислительной системы), то процессор принудительно снимет сигнал MSYN, адрес и данные через время tmax.
Структура микропрограммы реализации синхронного обмена
Структура микроЭВМ с узлом обмена информацией
Один из вариантов построения.
По сигналам ВУ и ЗМ устройство обмена информацией активизируется и формируются сигналы MSYN (=0) и блокировка синхронизации (БС) на время t£Tmax. Если обмен состоялся, т. е. от ВУ поступил сигнал SSYN, то УО формирует сигнал-ответ (=1) и сигнал БС. Если сигнал SSYN не пришёл из ВУ или пришёл за пределами tmax, то УО формирует сигнал-ответ (=0), принудительно снимает сигнал MSYN и блокирует синхронизацию Þ обмен считается несостоявшимся.
В зависимости от сигнала “ответ” формируется адрес очередной микрокоманды УМУ.
Структурная схема асинхронного обмена со стороны ВУ
Cтруктура узла обмена информации
Практически сигнал SSYN формируется из сигнала MSYN с помощью линии задержки t, где t - характеризует динамические характеристики ВУ.
Эта схема начинает функционировать по микрокоманде, в состав которой входит микрооперация обращения к ВУ. Сигнал ВУ осуществляет запуск данной схемы, т. е. переключает триггер Т в нулевое состояние, разрешает прохождение и на СТ2, формирует сигнала MSYN и БС (блокировка синхронизации). СТ2 предназначен для подсчёта Тmax (время на самое медленное ВУ). В том случае, если состояние СТ2 примет значение 011, то выходе этой системы формируется сигнал-ответ, равный 1, что означает, что обмен не состоялся. Сигнал обеспечивает переключение триггера Т в единичное состояние, принудительно снимаются MSYN и БС.
Если сигнал SSYN приходит в пределах Тmax, то триггер Т переключается в единичное состояние и считается, что обмен состоялся, т. к. сигнал-ответ равен 0.
Вычислительные системы (ВС)
Классификация ВС.
1. Вычислительные системы.
2. Вычислительные структуры.
3. Вычислительные среды.
Вычислительные системы имеют, как правило, в качестве элементов:
- ЭВМ;
- универсальные процессоры с памятью;
- спецпроцессоры (сопроцессоры или векторные процессоры);
- вычислительные модули для реализации одной или нескольких операций.
Высокопроизводительные системы часто называются суперЭВМ.
Вычислительные структуры строятся из функциональных модулей, обладающих возможностью программной настройки на реально реализуемые функции.
Вычислительные среды компонуются из простейших далее неупростимых универсальных автоматов, обладающих автономной и соединительной полнотой и настраивающихся программно на реализацию функций из полного набора (логических, соединительных, памяти) функций.
Сюда входят … матрицы и волновые процессоры.
Архитектура фон-Неймана
В данной архитектуре для хранения программ и данных используется одно адресное пространство. Формат кодирования программ соответствует формату кодирования данных. Программы и данные хранятся в едином пространстве и нет никаких данных, указывающих на тип информации в ячейке памяти.
Эта архитектура имеет 4 основные характеристики (архитектура канонического типа):
1. Наличие единого вычислительного устройства, включающее в свой состав процессор, средства передачи информации (в том числе и магистраль) и память.
2. Линейная структура адресации памяти, состоящая из слов фиксированной длины.
3. Сравнительно низкий уровень машинного языка, команды которого осуществляют простые операции над элементарными операндами.
4. Централизованное последовательное управление.
Архитектура Гарвардской лаборатории (АГ)
Эта архитектура как правило предназначена для однокр. МикроЭВМ, в которых память программ CSEG (Cate Segment) и память данных DSEG (Date Segment) разделены и имеют свои собственные адресные пространства и способы доступа к ним.
Такое разделение позволяет реализовать набор машинных команд, позволяющих экономно использовать память программ.
Основными недостатками Архитектуры фон-Неймана и Архитектуры Гарвардской лаборатории являются наличие единого коммутационного тракта, по которому осуществляется обмен информацией между процессором и другими элементами вычислительной системы. Память, как правило, размещена в отдельных кристаллах по отношению к микропрограмме. В результате темп пересылки информации между процессором и памятью накладывают серьёзные ограничения на скорость обработки информации. Кроме того, физические характеристики линий связи (распределение ёмкости и индуктивности, протяжённость линий связи, а значит и сопротивление) в свою очередь ограничивают быстродействие. Единая магистраль предназначена для обслуживания только одного активного устройства в локальный момент времени. Поэтому все активные устройства борются за доступ к магистрали, т. е. происходит ограничение быстродействия из-за невозможности предоставления магистрали в тот момент времени, когда она нужна конкретному активному устройству.
Снижение влияния этих недостатков на производительность решается следующими путями:
- физическое увеличение ширины шины(с 8 первых процессоров доросли до 64);
- кэш-память и её использование;
- разделение магистралей;
- конвейерный механизм (команда разбивается на элементарные операции, которые могут быть реализованы одновременно из различных команд).
Область регистров общего назначения (РОН) может быть полностью изолирована от пространства данных или частично пересекаться.
Система ввода-вывода (ВВ) представляет собой, как правило, набор адресуемых буферных схем или регистров (портов), через которые осуществляется связь с внешними и внутренними аппаратными средствами микросистемы. Система ВВ обычно использует обычный механизм распределения портов, размещающих в специальном адресном пространстве IOSEG (Input/Output Segment) и, как правило, является логически изолированным от других пространств.
Память микросистемы представляет собой упорядоченный набор n-разрядных ячеек с произвольным доступом. Такая память называется линейной памятью. Все разряды адреса от 0 до 2n-1 называется адресным пространством. Обычно адресное пространство разделяется на 2 подмножества: пространство ввода-вывода (в том случае, если ВВ – изолирован) и адресное пространство памяти.
Командный цикл микросистемы
Программа – это упорядоченная последовательность команд и данных. Процесс выполнения программы заключается в последовательном выполнении команд. Самой первой информацией в программе является команда. А каждая последующая команда содержит информацию о способе получения следующей команды.
Команда – это функционально завершённое элементарное действие, которое определяется типом используемых данных, источником их получения, операций над ними, приёмником результата, способ определения адреса следующей команды.
Машинное представление команды называется объектным кодом. При написании программ обычно пользуются символьным представлением команд или мнемокодом (Assembler).
Время, необходимо для выполнения одной команды называется командным циклом (КЦ). КЦ делится на 2 фазы:
- выборка;
- представление.
Основные фазы работы микросистемы:
Процессор никогда не стоит. Он выполняет команду “останов”, которая, как правило, представляет собой опрос клавиатур, опрос БП, опрос ВУ, отображение информации.
В целом работа микросистемы заключается в следующем:
1. Включение питания или нажатие Reset.
2. Передача управления на стартовый адрес памяти программы.
3. Выбирается и исполняется первая полезная команда (операционная система вычислительной машины).
4. По результатам выполнения первой команды формируется адрес следующей команды. Происходит считывание этой команды и её выполнение.
5. При приёме специальной команды останова микросистема прекращает выполнение данной программы и переходит на выполнение операционной системы.
Примечание: в состав каждой микроЭВМ обязательно входит ПЗУ, в котором находится как минимум команда загрузки.
Внутри микросистемы или в связанной с ней внешней среде могут возникать разнообразные события, требующие немедленной реакции на своё появление. Процесс обслуживания этого события называется прерыванием программы. Каждое прерывание программы сопровождается итерацией сигнала IRQ, который называется радиальным запросом прерывания, а вызываемые им программы программами обслуживания прерывания.
Если центральный процессор получает общий запрос на прерывание, называемый векторным запросом, который свидетельствует об одном или нескольких запросах на прерывание, то в начале цикла обработки вектора запроса обязательно имеется цикл ввода вектора прерывания.
Этот вектор прерывания позволяет определить адрес первой полезной команды программы, обслуживающей данное прерывание.
В современных вычислительных машинах различаются маскируемое и немаскируемое прерывания.
Маскируемые прерывания в отличие от немаскируемых могут быть запрещены программным путём. К немаскируемым прерываниям, как правило, относятся прерывания по времени (от таймера). Это обеспечить работу вычислительной машины в реальном масштабе времени.
Типовые структуры микросистем
1. Память и подсистема ввода-вывода включает отдельные функциональные узлы и законченные модули, состав и организация которых определяет структуру системы.
 |
Эта структура называется магистральной. В ней все элементы вычислительной системы подключены к одной магистрали. Такого вида структуры строятся для систем с заранее определённым номенклатурой ВУ.
Эти структуры называются структурами закрытого типа. Подключение дополнительных устройств, как правило, не допускается, т. к. это может привести к неработоспособности системы из-за распределения нагрузки, что может привести к несоблюдению протокола обмена вычислительной машины с ВУ. Чтобы этого избежать используется магистрально-каскадная структура.
2. Магистрально-каскадная структура.
 |
Эта структура называется магистрально-каскадной. Она является структурой открытого типа. Т. е. к магистрали подключается контрольная шина, которая обеспечивает возможность наращивания данной структуры дополнительными элементами вычислительной системы.
Контроллер шины должен определять ту совокупность адресного пространства, которая определена для вновь подключаемых ВУ. В некоторых случаях это определяется программой, т. е. контрольную шину программируют при включении питания вычислительной системы и направление передачи информации внутрь системной шины определяется сигналами чтения-записи.
3.
 |
Эта структура позволяет разгрузить работу центрального процессора за счёт возложения части функций на контроллер ВВ. этот контроллер (процессор ВВ) обеспечивает приём информации из периферийного адаптера, преобразуя информацию в вид удобный для ЦП и передача этой информации ЦП.
Этот процессор ЦП, обработав информацию, пересылает её в контроллер ВВ, а распределением этой информации по периферийным адаптерам (ПА) занимается контроллер.
Все вышеуказанные структуры являются составляющими любой вычислительной машины.
В каждый момент времени на магистрали допускается только одно активное устройство, в распоряжение которого отдаются все ресурсы магистрали. В простейших системах роль активного модуля всегда выполняет ЦП, который и организует управление магистралью. В более сложных системах со многими активными модулями, магистраль распределяется между ними в соответствии с запросами на захват магистрали с приоритетными соглашениями. Эта задача в составе вычислительных систем возлагается на арбитра магистрали, который определяет кому и в какой момент времени отдать магистраль.
Арбитр магистрали
 |
Структурно взаимодействие ВУ с помощью арбитра реализуется таким образом, что все ВУ разделены на 8 групп (верхняя группа имеет максимальный приоритет), а в пределах группы приоритет понижается по мере “удаления” активного ВУ от процессора.
Активные ВУ независимо друг от друга формируют сигналы BRi (запрос на захват магистрали), арбитр воспринимает запросы, ранжирует их по уровню приоритета и выдаёт сигнал разрешения по линии с наиболее высоким уровнем. В этой группе разрешение получает устройство самое “близкое” к арбитру из устройств, выдавших сигнал BRi. При этом сигнал BGi поглощается этим устройством и далее не распространяется. Устройство, поглотившее этот сигнал, вырабатывает сигнал SACK, который обеспечивает сброс арбитра. Арбитр прекращает выдачу сигнала BGi. Он не воспринимает в течение сигнала SACK запросов даже с более высоким приоритетом. Линия BBSY предназначена для оповещения ВУ о том, что магистраль ещё не освободилась. После освобождения магистрали, её занимает очередное ВУ, которое в свою очередь формирует сигнал BBSY. После этого снимается сигнал SACK, который разрешает поиск следующего активного ВУ.
Временная диаграмма записи информации из одного активного ВУ в другое.
|
Все управляющие сигналы необходимые для формирования обмена должны полностью укладываться во время собственной занятости. Эта временная диаграмма представляет собой асинхронный вариант обмена активного ВУ с пассивным. Сигнал W означает, что этот режим является записью информации в ВУ.
Этот вариант является работой по жёсткому алгоритму, поэтому вполне возможно, что самому последнему активному ВУ не достанется времени попользоваться магистралью. Есть другие варианты построения:
1. алгоритм с перестраиваемой, программируемой …
2. вероятностные алгоритмы.
Структура магистрали
На физическом уровне активные устройства взаимодействуют с пассивными и между собой через набор шин, называемые внутрисистемными магистралями.
Магистрали состоят из:
- шины данных (DB – Data Bus) – по которым производится обмен данными;
- шина адреса (AB – Address Bus) – предназначена для передачи адреса от активного ВУ к пассивному;
- шина управления (CB – Control Bus) – для обмена сигналами управления циклами обмена.
Магистрали такого типа называются трёхшинными с различными шинами адреса и данных.
В некоторых системах для сокращения физической магистрали используется совмещённая магистраль – AD – адрес-данные. На этой магистрали адрес и данные разделены во времени. Адрес сопровождается сигналом ALE, а данные – соответствующими сигналами WR и RD.
 |
Существует 2 способа разделения адреса и данных.
а)
 |
б)
Циклы обращения к магистрали (ЦОМ)
За ЦОМ принят один цикл обращения между центральным процессором, памятью или подсистемой ввода-вывода (ВВ). за один цикл обращения между источником и потребителем пересылается один байт, слово или длинное слово информации.
Типовые циклы:
- чтение из памяти;
- запись в память.
При изолированном вводе-выводе добавляется чтение порта ВВ и запись в порт ВВ. в случае архитектуры Гарвардского типа добавляется чтение памяти программ.
При двухшинной организации микросистемы для увеличения пропускной способности канала применяется комбинированный обмен типа чтение-запись в память, связанный с однократной передачей адреса в начале цикла обмена.
Типовые сигналы:
1. MRDC (Memory Read Command) – строб. чтение памяти
MWTS (Memory Write Command) – строб. запись в память
IORC (Input/Output Read Command) – строб. чтение порта ВВ
PSEN (Program Segment Enable) – строб. чтение памяти программ
IOWC (Input/Output Write Command) – строб. запись в порт ВВ.
Это классические сигналы ЦО, но есть и дополнительные.
2. RD – Read – строб. чтение
WR – Write – строб. записи
MEM/IO – Memory or Input/Output – выбор области читаемой информации
COD – Code – выбор области памяти программ.
Из этой группы с помощью комбинационных схем можно перейти к группе 1.
 |  |
| |
 | |
 | |
 | |
 | |
| |
|
|
|
|
|
|
|
|
|
|
|
Двухшинная магистраль
Типы структур
1. SISD – одиночный поток команд – одиночный поток данных (ОКОД)
А) архитектура фон-Неймана;
Б) архитектура Гарварда.
Структура:
 |
2. MISD - множественный поток команд – (МКОД) одиночный поток данных.
 |
А)
Б)
К А) – задача стабилизации
К Б) – обыкновенный конвейерный процессор
3. SIMD (ОКМД) – одиночный поток команд – множественный поток данных.
 |
Обработка видеоизображения.
4. MIMD (МКИД) – множественный поток команд, множественный поток данных.
 |
Сеть вычислительных машин.
Архитектуры MISD, SIMD, MIMD позволяют построить конвейерные, матричные, мультипроцессорные и вычислительные системы с программируемой структурой.
а) Конвейерные ВС.
В основе этих систем лежит конвейерная или цепочечная система обработки информации. В реальных системах имеет место единое управляющее устройство (управляющее ЭВМ, подсистема или контроллер) формирует единый поток команд и несколько параллельных потоков данных.
б) Матричные ВС.
Основаны на принципе параллелелизма. В них обеспечивается возможность одновременной реализации большого числа операций на элементарных процессорах. Такие ВС, как правило, рассчитаны на решение задач матричной арифметики.
в) Мультипроцессорные ВС.
К этим системам относятся системы, которые состоят из множества процессоров и “общей памяти”. Взаимодействие между процессором и памятью осуществляется через коммутатор (сеть, шина,…). Вариантами этих систем являются системы потоков данных или потоковой архитектуры. Потоковые ВС – это системы, в которых заложена возможность выполнения инструкций сразу после выполнения всех данных. В этих архитектурах первичным является наличие данных, а не команд как в архитектуре фон-Неймана. Потоковая архитектура ориентирована на распараллелирование обработанной информации.
г) Система с программируемой структурой – это класс средств обработки информации, основанный на модели коллектива вычислителей (т. е. это система, которая позволяет с помощью…ВУ реконфигурировать…).
Конвейерные ВС
Каноническая структура конвейерного процессора
В КВС (конвейерные ВС) основной объём вычислений производится одним или несколькими вычислительными процессорами.
Конвейер образуется из модуля обработки информации (МОi) и модулей памяти (МПi)
В простейшем случае модули конвейера могут реализовывать отдельные фазы операций (приём операндов, выполнение операции над операндами, размещение результата).
Все модули конвейера работают параллельно. Время обработки на конвейере конкретных элементов равно суммарному времени (в том числе и элементов памяти) пребывания этих элементов в конвейере. Время выполнения одной конкретной команды в КП больше чем в неконвейерном за счёт введённых элементов памяти, но суммарная производительность выше, т. к. конвейер обрабатывает параллельно несколько команд.
1. Cray-2 – мультиконвейерная система, включающая 4 КП. Быстродействие 109 опер/сек над 64 разрядными словами с плавающей запятой. Применяется жидкостное охлаждение.
|
Из за большого объема этот материал размещен на нескольких страницах:
1 2 3 4 5 6 |
