Компьютерная схемотехника (стр. 10 )

Для проектирования RS - триггера могут быть использованы также логические элементы базиса И-НЕ.

Ниже показаны: принципиальная схема (рисунок 9.30, а), обозначение на электрических схемах (рисунок 9.30, б) и таблица истинности (таблица 9.12) асинхронного RS - триггера на логических элементах И-НЕ.

А Б

Рисунок 9.30

Таблица 9.12

№	S	R	Qt+1
0	0	0	Неопределенность
1	0	1	1
2	1	0	0
3	1	1	Qt

("77") Отличие этого триггера от предыдущего состоит в том, что активным значением управляющих сигналов является логический нуль, а пассивным – логическая единица.

9.2.1.1.1.2 Синхронные RS - триггеры

В результате явления “состязаний” (“гонок”) на входах асинхронного RS - триггера временно могут появляться ложные комбинации, которые вызовут ошибочные срабатывания (переключения) схемы и будут ложно зафиксированы логическим устройством обработки выходных сигналов триггера. Для устранения этого недостатка используют синхронные RS-триггеры, содержащие дополнительный тактовый (синхро) вход.

Синхронные RS - триггеры делятся на одноступенчатые (однотактные) и двухступенчатые (двухтактные).

Ниже показаны: обозначение на электрических схемах (рисунок 9.31,а) и принципиальные схемы (рисунок 9.31, б, в) однотактного синхронного RS-триггера.

А Б

В

Рисунок 9.31

Однотактный синхронный RS-триггер (рисунок 9.31, б, в) включает асинхронный RS-триггер DD3 и два дополнительных логических элемента DD1, DD2: И (рисунок 9.31, б) или И-НЕ (рисунок 9.31, в). Более предпочтительной является вторая схема (рисунок 9.31, в), т. к. она содержит элементы одного базиса И-НЕ (см. рисунок 9.30).

Однотактный (одноступенчатый) синхронный RS-триггер (рисунок 9.31) тактируется (синхронизируется) потенциалом или единичным импульсом на входе С.

Часто нужно осуществлять переключение триггера перепадом потенциала на его синхровходе С из 1 в 0 или из 0 в 1 (срезом или фронтом входного импульса). Синхронный RS-триггер, обладающий такой способностью, называется двухступенчатым (двухтактным).

Ниже показаны: обозначение на электрических схемах (рисунок 9.32, а) и принципиальная схема (рисунок 9.32, б) двухтактного синхронного RS-триггера, переключающегося перепадом из 1 в 0 на динамическом тактовом (синхро) входе.

А Б

Рисунок 9.32

Триггер выполнен на двух однотактных синхронных RS-триггерах, рассмотренных выше, и инверторе DD3. Вход С (рисунок 9.32, а) называется динамическим, т. к. активным сигналом на нем является перепад из 1 в 0. Переключение триггера происходит за два такта: в первом такте входная информация записывается в первый триггер DD1, а состояние второго триггера DD2 не изменяется, т. к. на его синхровход с выхода инвертора подается нулевой импульс. Во втором такте в момент окончания единичного импульса на входе (при перепаде из 1 в 0) с выхода инвертора на синхровход триггера DD2 начинает поступать единичный потенциал и информация из первого триггера DD1 переписывается во второй DD2. Таким образом, состояние выхода меняется лишь в момент перепада из 1 в 0 входного синхросигнала.

Ниже показаны: обозначение на электрических схемах (рисунок 9.33, а) и принципиальная схема (рисунок 9.33, б) двухтактного синхронного RS-триггера, переключающегося перепадом из 0 в 1 на динамическом синхровходе.

("78")

А Б

Рисунок 9.33

9.2.1.1.2 Т-триггеры (триггеры со счетным входом)

Такой триггер содержит счетный вход, обозначаемый буквой Т, и переключается каждым импульсом на этом входе (счетным импульсом).

Ниже показаны: обозначение на электрических схемах (рисунок 9.34, а) и принципиальная схема (рисунок 9.34, в) Т-триггера, переключающегося перепадом из 1 в 0 каждого входного импульса.

А Б

В

Рисунок 9.34

Триггер выполнен на основе двухтактного синхронного двухступенчатого RSC-триггера с динамическим синхровходом, охваченного двумя обратными связями.

В момент среза счетных входных импульсов триггер переключается в противоположное состояние . На рисунке 9.35 приведены временные диаграммы, поясняющие работу Т-триггера. Исходное состояние схемы – единичное (UQ=1). Срезом каждого счетного импульса выходной сигнал меняет свое значение. Период выходных импульсов ТВЫХ = 2 ТВХ, а частота следования fВЫХ = fВХ/2, т. е. Т-триггер делит входную частоту на 2.

Рисунок 9.35

На рисунке 9.34, б приведено обозначение на электрических схемах Т-триггера, переключающегося перепадом из 1 в 0 на счетном входе.

9.2.1.1.3 D-триггеры (триггеры задержки)

Содержат информационный (D) вход и тактовый (синхро, С) вход (рисунок 9.36).

А Б

("79") Рисунок 9.36

Существуют однотактные D-триггеры (рисунок 9.36, а), которые переключаются потенциалом или импульсом на тактовом входе, и двухтактные D-триггеры, которые переключаются динамическим сигналом (перепадом), например, из 1 в 0 (рисунок 9.36, б).

Ниже показаны: принципиальная схема (рисунок 9.37, а) и временные диаграммы работы (рисунок 9.37, б) однотактного D-триггера, выполненного на однотактном синхронном RS-триггере (RSC-триггере - DD1) и логическом элементе DD2.

А Б

Рисунок 9.37

В момент прихода тактового импульса D-триггер переключается в состояние, определяемое сигналом на информационном входе D, т. е. схема запоминает сигнал на входе D в момент поступления синхроимпульса (Qt+1 = D) и хранит его до следующего тактового импульса. Задержка равна интервалу времени между моментами прихода информационного сигнала на D-вход и поступлением синхросигнала на С-вход: tзад1 = t2 - t1; tзад2 = t4 - t3 (рисунок 9.37, б). D-триггеры широко применяются в качестве элементов памяти, способных хранить 1 бит информации.

Ниже показаны: обозначение на электрических схемах (рисунок 9.38, а) и принципиальная схема (рисунок 9.38, б) двухтактного D-триггера, переключающегося перепадом из 1 в 0 на динамическом синхровходе С.

А Б

В

Рисунок 9.38

Триггер выполнен на основе двух однотактных RSC-триггеров (DD1, DD2) и двух инверторов (DD3, DD4).

D-триггер можно использовать в качестве триггера со счетным входом (Т-триггера), если соединить его выводы как показано на рисунке 9.38, в.

9.2.1.1.4 JK-триггеры

Является наиболее универсальным среди синхронных триггеров.

Ниже показаны: обозначение на электрических схемах (рисунок 9.40, а), принципиальная схема (рисунок 9.40, б), таблица истинности (таблица 9.13) и временные диаграммы работы (рисунок 9.40, в) двухтактного синхронного JK-триггера, переключающегося перепадом из 1 в 0 на динамическом синхровходе С.

А Б

("80")

В

Рисунок 9.40

Таблица 9.13

№ набора	J	K	C	Qt+1
0	0	0		Qt
1	0	1		0
2	1	0		1
3	1	1

("81") Рассмотрим работу JK-триггера. Исходное состояние схемы - нулевое (UQ = 0) (рисунок 9.40, в). При поступлении среза первого тактового импульса (момент t1) сигнал на J-входе равен 1, а на К-входе - 0. Поэтому триггер переключается в единичное состояние. Срезом второго тактового импульса схема переключается в нулевое состояние (момент t2), т. к. в это время J=0, а К=1. В момент t3 оба управляющих сигнала J=K=0, поэтому состояние схемы не изменяется (Qt+1 = Qt). При поступлении среза 4-го синхроимпульса (момент t4) J=K=1, поэтому триггер переключается в положение, противоположное исходному:

На основе универсального JK-триггера может быть построен ряд других триггеров.

Синхронный RS-триггер. Отождествим J=S и K=R. При запрете комбинации J=S=1 и K=R=1 таблица 9.13 сводится к таблице истинности RS-триггера (таблица 9.11). Поэтому рассмотренная схема (рисунок 9.40) может использоваться в качестве двухтактного синхронного RS-триггера.

Счетный Т-триггер. В нем используется только 4-я строка таблицы 9.13. Для этого входы J и K присоединяются к потенциалу, соответствующему логической единице: J=K=1 (рисунок 9.41, а).

А Б

Рисунок 9.41

D-триггер. В этом триггере , т. е. помимо тактового имеется только один вход D (рисунок 9.41, б). Из таблицы 9я и 3-я строки) видно, что в D-триггере Qt+1 = D, т. е. последний запоминает сигнал на входе D в момент среза тактового импульса и хранит его до следующего синхросигнала.

9.2.1.2 Триггеры в интегральном исполнении

В современных сериях ИМС существует большое число различных триггеров.

Ниже в качестве примера показаны обозначения двух широко используемых триггеров, выпускаемых в виде интегральной микросхемы (рисунок 9.42). Микросхема К555 ТМ2 включает два D-триггера с дополнительными S и R входами для установки схемы в исходное состояние (рисунок 9.42, а). Активными сигналами на S и R входах являются низкие уровни напряжений (логические нули).

Микросхема К555 ТВ1 (рисунок 9.42, б) содержит один JK-триггер, включающий два асинхронных R и S входа для установки схемы в исходное состояние и два дополнительных трехвходовых конъюнктора, включенных на J и K входах. Дополнительные элементы И реализуют логические функции

J = J1. J2. J3, K= K1. K2. K3.(9.19)

Рисунок 9.42

Это расширяет возможности JK-триггера, например, упрощает построение синхронных счетчиков на подобных микросхемах.

9.2.2 Регистры

Регистрами называют последовательностные цифровые устройства, предназначенные для запоминания многоразрядных цифровых кодов и выполнения над ними некоторых логических преобразований. Основу регистров составляют триггеры, количество которых равно числу разрядов цифрового кода. Один триггер хранит 1 бит информации (один двоичный разряд), соответственно N-разрядный регистр способен хранить N бит информации. Кроме триггеров регистры содержат вспомогательные схемы, обеспечивающие прием кода в регистр, выдачу кода из регистра, сдвиг кода вправо или влево на требуемое число разрядов, преобразование параллельного кода в последовательный и наоборот, выполнение над отдельными разрядами регистра логических операций, например, И, ИЛИ, исключающее ИЛИ, установку регистра в начальное состояние (“СБРОС”) и др.

В зависимости от способа ввода и вывода разрядов числа регистры делятся на:

("82") параллельные;

последовательные;

последовательно-параллельные;

параллельно-последовательные.

9.2.2.1 Параллельные регистры

В таких регистрах ввод и вывод информации осуществляется в параллельной форме – одновременно всех разрядов.

Рисунок 9.43

В зависимости от числа входных и выходных каналов параллельные регистры делятся на однофазные (каждый разряд передается по одному каналу в прямом коде) и парафазные (разряды передаются по двум каналам в прямом и обратном кодах).

На рисунке 9.43 показан пример двух параллельных регистров с парафазным вводом-выводом, выполненных на однотактных синхронных RSC-триггерах.

Рисунок 9.44

При парафазном обмене информацией на R, S входах любого триггера всегда присутствует комбинация сигналов Xi=1, , либо , устанавливающая его в требуемое состояние независимо от того, в каком состоянии этот триггер находился до этого, т. е. установка регистра в исходное состояние не требуется.

Под действием сигнала ПРМ Рг1 (прием в регистр 1) n-разрядный код записывается в регистр Рг1, а сигналом ПД Рг2 (передача в регистр 2) – передается в Рг2.

На рисунке 9.44 показан параллельный регистр, с однофазным обменом информации, выполненный на асинхронных RS-триггерах и конъюнкторах.

Так как информационные сигналы, поступающие только на S входы, не могут установить соответствующие триггеры в состояние 0 (из-за чего число может быть записано с ошибкой), то перед записью все триггеры регистра обнуляются сигналом “СБРОС”.

Следует отметить, что данная особенность характерна только для регистров с однофазной записью, выполненных на RS-триггерах. Если в качестве элемента памяти использовать D-триггеры, то их предварительное обнуление при однофазной записи не требуется (рисунок 9.45).

Рисунок 9.45

9.2.2.2 Последовательные (сдвигающие) регистры

("83") В таких регистрах триггеры соединены последовательно, и число вводится и выводится последовательно разряд за разрядом (рисунок 9.46).

Рисунок 9.46

Рассматриваемый в примере последовательный регистр выполнен на D-триггерах. Записываемое в него число поступает по одному общему информационному входу Х в последовательном коде (значения разрядов передаются последовательно друг за другом). При поступлении первого импульса сдвига на синхровходы в каждом триггере записывается значение логического сигнала на его входе: Q0t+1 = X; Q1t+1 = Q0t; Q2t+1 = Q1t.

Эта информация хранится до поступления второго импульса сдвига, после чего записанный перед этим код сдвинется вправо на один разряд, а в триггер Тг0 запишется новое значение входного информационного сигнала. Третий импульс сдвига вновь сдвинет содержимое регистра вправо на один разряд и запишет в Тг0 информационный бит.

Сказанное иллюстрируют временные диаграммы работы, на которых предполагается, что все триггеры регистра находятся в нулевом исходном состоянии (рисунок 9.47).

Рисунок 9.47

Анализируя работу последовательного регистра можно отметить следующее:

1) поступившее на вход Х регистра число 101 после третьего импульса на входе С оказывается записанным в разрядах триггера: Q3 =1, Q2 =0, Q1 =1. В общем случае, n - разрядный регистр заполняется n - разрядным числом за n тактовых импульсов;

2) поступивший на вход Х последовательный код преобразуется в регистре в параллельный код, и записанное число может быть считано с выходов триггеров Q3, Q2, Q1 параллельно (одновременно);

3) с поступлением каждого тактового импульса на вход С записанная в регистр информация сдвигается (движение происходит от входа к выходу), поэтому последовательный регистр называется сдвигающим регистром (регистром сдвига);

4) информация, записанная в последовательный регистр, может быть считана с его выхода (на рисунке 9.46 – Q2) в последовательном коде. Для этого после записи данных в регистр необходимо вновь подавать тактовые импульсы на вход С. Число поразрядно будет появляться на выходе (Q2 на рисунке 9.46) и оттуда может приниматься считывающим устройством.

Последовательный регистр осуществляет не только запись и хранение информации, но и преобразование формы ее представления.

9.2.2.3 Регистры сдвига

Эти регистры широко применяются в микропроцессорах, однокристальных микро ЭВМ, устройствах управления для сдвига записанной в них информации влево и вправо на заданное количество разрядов. Сдвиг кодов может использоваться при выполнении операций умножения и деления. Известно, что сдвиг двоичного числа влево на один разряд эквивалентен умножению на два, а сдвиг вправо на один разряд – делению на два. При этом разряды, выходящие за пределы разрядной сетки, теряются, а в освободившиеся в процессе сдвига младшие разряды записываются нули. На рисунке 9.48 приведена схема трехразрядного регистра сдвига вправо на двухтактных D-триггерах, содержащих S-входы для записи исходного числа (а0 – МЗР ДК, а а2 – СЗР ДК).

Рисунок 9.48

Если, например, записать в регистр двоичное число 110В=6D и подать на С-вход один импульс сдвига, то после этого схема займет состояние: Q2 =0, Q1 = Q0 =1, что соответствует числу 3. Т. е. произошло деление исходного числа шесть на два.

Если соединить выход крайнего правого разряда регистра с входом крайнего левого разряда, то получим схему кольцевого (циклического) регистра сдвига.

("84") 9.2.2.4 Последовательно-параллельные и параллельно-последовательные регистры

Эти устройства выполняются на основе последовательного регистра, дополненного соответствующей логикой, и предназначены для преобразования последовательного кода в параллельный и наоборот.

В последовательно-параллельный регистр информация записывается в последовательном многоразрядном коде, а затем параллельно считывается со всех разрядов сигналом управления.

В параллельно-последовательный регистр данные записываются параллельно во все разряды, а считывание информации осуществляется в последовательной форме разряд за разрядом.

9.2.2.5 Регистры в интегральном исполнении

В современных сериях ИМС широко представлены разнообразные регистры. Рассмотрим в качестве примера один из них - К555ИР1, представляющий 4-разрядный универсальный регистр (рисунок 9.49, а, б). Эта микросхема содержит четыре тактируемые перепадом из 1 в 0 D-триггера, соединенные последовательно с помощью элементов И-ИЛИ. Если на вход V регистра подан сигнал “нуль”, то выход каждого предыдущего триггера через ячейку И-ИЛИ соединяется с входом D последующего. При этом импульсы, приходящие на тактовый вход С2, будут каждый раз устанавливать последующий триггер в состояние, в котором до этого находился предыдущий. Вход I регистра, связанный с входом D первого триггера, служит для приема информации в последовательном коде. Перед приходом очередного тактового импульса на вход I должно подаваться новое значение входного двоичного разряда. После приема четырех бит последовательного кода соответствующий ему параллельный код может быть получен с выходов триггеров Q1...Q4.