Компьютерная схемотехника (стр. 9 )

Для двух переменных эта операция может быть выполнена логическим элементом “ИСКЛЮЧАЮЩЕЕ ИЛИ”, который реализует логическую функцию

.(9.15)

Функция F имеет значение единица только в том случае, если в наборе из двух переменных имеется одна единица, в остальных случаях значение функции равно нулю.

Ниже показаны: состав микросхемы К555ЛП5, включающей 4 двухвходовых сумматора по модулю два (рисунок 9.22, а), пример построения на основе ИМС К555ЛП5 устройства контроля четности 8-разрядного ДК (рисунок 9.22,б) и обозначение микросхемы К561СА1, являющейся устройством контроля четности 12-разрядных двоичных кодов (рисунок 9.22, в).

Если V = 0, то:

чет à F = 0; ü

ý F дополняет до четности.

нечет à F = 1;þ

Если V = 1, то:

чет à F = 1; ü

ý F дополняет до нечетности.

нечет à F = 0;þ

А Б

В

("69") Рисунок 9.22

9.1.2.5 Цифровые компараторы

Сравнивают два числа, представленных в двоичном коде, А={an-1, an-2,..., a1, a0} и В= {вn-1, вn-2,..., в1, в0} и формируют признак результата сравнения в виде напряжения высокого уровня на одном из выходов: FA=B, FA<B, FA>B.

Рисунок 9.23

Наиболее простой является схема формирования признака равенства двух чисел (рисунок 9.23).

Такой компаратор включает логический элемент ИЛИ-НЕ, на входы которого подаются результаты поразрядного сложения по модулю два. Схема реализует логическую функцию

.(9.16)

После преобразования (9.13.1) по теореме де Моргана получим:

. (9.17)

Учитывая, что = – неэквивалентность (и сумма по модулю два для двух переменных), выражение (9.17) примет вид:

,(9.18)

что соответствует рисунку 9.23.

Если А=В, то F=1, если А¹В, то F=0.

Ниже показаны: обозначение 4-входового компаратора на электрических схемах (рисунок 9.24, а) и пример его реализации на сумматоре и логических элементах И, ИЛИ-НЕ, НЕ (рисунок 9.24, б).

А

Б

Рисунок 9.24

("70") 9.1.3 Использование для проектирования КЦУ мультиплексоров, дешифраторов и постоянных запоминающих устройств

В связи с тем, что многие серии ИМС содержат в своем составе мультиплексоры, дешифраторы и постоянные запоминающие устройства (ПЗУ), то рассмотрим возможность реализации на их основе различных КЦУ. В ряде случаев, особенно при большом числе входных переменных и значительном количестве выходов это позволяет уменьшить общее число требуемых корпусов микросхем.

9.1.3.1 Построение КЦУ на мультиплексорах

В качестве примера рассмотрим реализацию с помощью восьмивходового мультиплексора (рисунок 9.25) мажоритарного элемента, функционирование которого описано таблицей истинности (таблица 9.8).

На адресные входы мультиплексора подаются входные логические переменные Х1, Х2, Х3, а на информационных входах D0...D7 зафиксированы значения реализуемой логической функции на наборах логических переменных, номера которых совпадают с номерами информационных входов мультиплексора.

Рисунок 9.25

Таблица 9.8

№ набора	X3	X2	X1	F
0	0	0	0	0	Y0
1	0	0	1	0	Y1
2	0	1	0	0	Y2
3	0	1	1	1	Y3
4	1	0	0	0	Y4
5	1	0	1	1	Y5
6	1	1	0	1	Y6
7	1	1	1	1	Y7

("71") Имеется возможность вдвое сократить требуемое число информационных входов мультиплексора (а, следовательно, использовать более простую его структуру), если на эти входы подать не только фиксированные уровни логических единиц и нулей, но и значения отдельных входных переменных Х.

Таблица 9.9

		(A2)	(A1)			Информационные входы мультиплексора 4x1 (рисунок 9.26)
	№ набора	X3	X2	X1	F	D
Гр.1	0	0	0	0	0	D0=0
1	0	0	1	0
Гр.2	2	0	1	0	0	D1=X1
3	0	1	1	1
Гр.3	4	1	0	0	0	D2=X1
5	1	0	1	1
Гр.4	6	1	1	0	1	D3=1
7	1	1	1	1

("72") Для этого еще раз изобразим таблицу истинности проектируемого мажоритарного элемента, разделив ее на четыре группы по две строки в каждой (таблица 9.9).

В пределах каждой группы возможны только четыре значения выходной булевой функции F: нулевое значение на обоих наборах – гр. 1; единичное значение на обоих наборах – гр.4: совпадение функции F с переменной Х1 (наборы 2, 3, 4, 5): противоположные значения функции F и переменной Х1 (в данном примере отсутствуют).

Следовательно, для реализации соответствующего КЦУ можно использовать четырехвходовой мультиплексор, на адресные входы которого подаются переменные Х3 и Х2, а на информационные входы D – значения в соответствии с последним столбцом таблицы 9.9 (рисунок 9.26).

Рисунок 9.26

В результате имеется возможность уменьшить аппаратные затраты используя для реализации трехвходового мажоритарного элемента лишь половину микросхемы К555КП2.

9.1.3.2 Построение КЦУ на дешифраторах

Для построения КЦУ можно использовать дешифраторы. Так как активное значение сигнала на каждом выходе дешифратора определяет одну из комбинаций входных сигналов, то, объединяя с помощью соответствующих логических элементов некоторые выходные сигналы дешифратора, можно реализовать КЦУ, заданное любой таблицей истинности, с числом наборов, не превышающим число выходов используемого дешифратора.

Рассмотрим пример реализации трехвходового мажоритарного элемента (таблица 9.8) на трехвходовом дешифраторе.

Для выходов дешифратора Yi с активными единичными значениями выходных сигналов (рисунок 9.27, а) можно записать:

;;

;;

;;

;.

В таком случае в СДНФ функция мажоритарность в соответствии с таблицей 9.8 может быть представлена в виде

.(9.17)

Это выражение и реализует схема на рисунке 9.27, а.

Представим ту же функцию в СКНФ и произведем некоторые преобразования по теореме де Моргана:

("73") .

Проанализировав полученное выражение, а также выражения для Yi, приведенные выше, можно окончательно записать:

.(9.18)

В этом случае трехвходовой мажоритарный элемент может быть реализован на трехвходовом дешифраторе с активными нулевыми значениями выходных сигналов (рисунок 9.27, б).

Рисунок 9.27

Если сравнить между собой реализации КЦУ на основе мультиплексоров и дешифраторов, то можно отметить меньшие аппаратные затраты при использовании мультиплексоров. Однако в конкретных условиях проектирования КЦУ может оказаться целесообразным применение для этих целей и дешифраторов, например, когда половина микросхемы сдвоенного дешифратора уже использована в составе проектируемого устройства, а другая половина осталась свободной и может быть применена для построения какого-либо КЦУ.

9.1.3.3 Построение КЦУ на постоянном запоминающем устройстве (ПЗУ)

ПЗУ представляет собой большую интегральную схему (БИС), имеющую N входов и М выходов. Упрощенная структура ПЗУ при Nвх=2 и Мвых=3 приведена на рисунке 9.28, а. На входе схемы установлен дешифратор, преобразующий комбинации двухразрядного двоичного кода в четырехпозиционный унитарный (десятичный) код. При каждой комбинации входного ДК на одном из выходов дешифратора появляется логическая 1, а на остальных – нули.

Между выходами дешифратора k, l, m, n и выходными шинами ПЗУ X, Y, Z включены цепочки из двух последовательно включенных диодов VD1 и VD2. На рисунке 9.28, б в качестве примера показана связь между выходной шиной К дешифратора и выходом Х ПЗУ. В исходном состоянии цепочки, связывающие выходы дешифратора и выходы ПЗУ, ток не проводят и связи между шинами k, l, m, n и Х, Y, Z отсутствуют. При этом со всех выходов X, Y, Z снимаются логические нули.

Пользователь на специальном устройстве – программаторе – создает нужные связи между шинами, подавая пробивные напряжения между определенными точками. При этом соответствующие диоды пробиваются, например VD2 (рисунок 9.28, б), и в дальнейшем могут рассматриваться как короткозамкнутые.

На рисунке 9.28, а кружочками показаны созданные постоянные связи, реализующие таблицу истинности комбинационного устройства с тремя выходами (таблица 9.10).

Таблица 9.10

N	B	A	X	Y	Z
0	0	0	1	0	1	k
1	0	1	0	1	0	l
2	1	0	1	1	1	m
3	1	1	1	0	0	n

("74")

Рисунок 9.28

Например, при комбинации входных логических переменных А=1, В=0 с выходов снимаются сигналы Х=0; Y=1; Z=0. Таким образом на ПЗУ можно реализовать нужную таблицу истинности комбинационного устройства, имеющего несколько выходов. Одна схема ПЗУ может заменить большое число логических микросхем малого и среднего уровня интеграции, поэтому ПЗУ могут эффективно использоваться для создания сложных комбинационных устройств. Кроме того, ПЗУ находят широкое применение как элементы постоянной памяти, в которые заносятся программы, управляющие работой микропроцессоров и однокристальных микроЭВМ.

9.2 Последовательностные цифровые устройства

Выше были рассмотрены комбинационные цифровые устройства, в которых имеется однозначная связь между входными и выходными сигналами, и отсутствуют элементы памяти.

В цифровой электронике существует еще одна группа устройств, содержащих элементы памяти. Поэтому их выходные сигналы в общем случае зависят не только от сигналов, приложенных к входам в данный момент времени, но и от сигналов, воздействующих на них ранее. Поскольку наличие памяти позволяет задавать последовательность выполнения определенных логических операций, то такие логические устройства называются последовательными или последовательностными [3, 11].

К ним, прежде всего, относятся триггеры, а также схемы, которые выполняются на их основе: регистры, счетчики, распределители, полупроводниковые запоминающие устройства (ЗУ) и другие.

Рассмотрим более подробно основные последовательностные цифровые устройства (ПЦУ).

9.2.1 Триггеры

Триггером называется устройство, имеющее два устойчивых состояния равновесия и способное под действием управляющих сигналов быстро (скачкообразно) переходить из одного состояния в другое. При включении напряжения питания и отсутствии внешних управляющих сигналов триггер произвольно занимает одно из двух состояний и может находиться в нем как угодно долго. Триггер является элементом памяти и способен хранить 1 бит информации.

Существует четыре разновидности схемной реализации (исполнения) триггеров:

1. На дискретных компонентах с использованием транзисторов (полупроводниковые импульсные триггеры).

2. На интегральных микросхемах операционных усилителей (триггеры Шмитта).

3. На логических элементах.

4. В виде специализированной интегральной микросхемы.

Первые две группы были рассмотрены в курсе “ЭМСТ (ч.2)”. Ниже остановимся более подробно на двух последних вариантах исполнения триггеров (на цифровых триггерах).

В зависимости от свойств, числа входов и функционального назначения цифровые триггеры можно разделить на несколько видов.

Прежде всего, следует различать нетактируемые (асинхронные) и тактируемые (синхронные) триггеры. Изменение состояния асинхронного триггера происходит сразу же после соответствующего изменения потенциалов на его управляющих входах.

В синхронном триггере переключение может произойти только в момент присутствия соответствующего сигнала на тактовом (синхро) входе.

("75") Тактирование может осуществляться импульсом (потенциалом) или фронтом (перепадом потенциала). В первом случае, сигналы на управляющих входах оказывают влияние на состояние триггера только при разрешающем потенциале на тактовом входе. Во втором случае, воздействие управляющих сигналов проявляется в момент перехода единица-нуль или нуль-единица на синхровходе.

Существуют также универсальные триггеры, которые могут работать как в синхронном, так и в асинхронном режиме.

Основными типами триггеров в зависимости от функционального назначения являются:

RS - триггеры; Т - триггеры; D - триггеры; JК - триггеры.

9.2.1.1 Триггеры на логических элементах

9.2.1.1.1 RS - триггеры

Делятся на асинхронные и синхронные.

9.2.1.1.1.1 Асинхронные RS - триггеры

Могут быть выполнены на логических элементах базисов ИЛИ-НЕ и И-НЕ.

Ниже показаны: принципиальная схема (рисунок 9.29, а), обозначение на электрических схемах (рисунок 9.29, б) и таблица истинности (таблица 9.11) асинхронного RS - триггера на логических элементах ИЛИ-НЕ.

А Б

Рисунок 9.29

В таблице 9.11 приняты следующие обозначения: R и S - сигналы на входах триггера; Qt – выходной сигнал триггера до поступления входных управляющих сигналов; Qt+1 – выходной сигнал после воздействия управляющих сигналов.

Таблица 9.11

№	S	R	Qt+1
0	0	0	Qt
1	0	1	0
2	1	0	1
3	1	1	Неопределенность

("76")
Триггер называется асинхронным, т. к. он переходит в новое состояние немедленно после изменения комбинации входных сигналов. Входы S и R названы по первым буквам английских слов set – установка и reset – предустановка (сброс). Триггер устанавливается в единицу () при комбинации входных сигналов S=1, R=0. Сброс в нуль () происходит при S=0, R=1. Если S=R=0, то состояние схемы не меняется (Qt = Qt+1). Комбинация S=R=1, является запрещенной, т. к. положение триггера в этом случае не определено. В схеме выполняется условие возникновения скачков: баланс фаз (триггер содержит положительную обратную связь (ПОС)) и баланс амплитуд (суммарное усиление схемы больше суммарного затухания, вносимого пассивными элементами). Поэтому при изменении входных управляющих сигналов триггер быстро (лавинообразно) изменяет свое состояние. При включении питания и пассивном значении управляющих сигналов R=S=0 схема занимает произвольное положение (нулевое – или единичное – ).