Аналоговая схемотехника (стр. 10 )

Счетчики с Ксч = 10 называют десятичными, или декадными. Они нашли широкое применение для регистрации числа импульсов с последующим визуальным отображением результата.

Десятичные счетчики часто включают последовательно (рисунок 2.30).

Рисунок 2.30 – Последовательное соединение декадных счётчиков

Если в пределах всех декад счет ведется в двоичной системе счисления, то, например, числу 978 будет отвечать код 1, характеризующий двоично-десятичную систему счисления.

Электронная промышленность выпускает широкую номенклатуру интегральных схем счётчиков. Типичным представителем является счётчик 531ИЕ16 – синхронный, реверсивный, декадный, двоично-десятичный счётчик. Эта ИС позволяет строить счётчики с предустановкой, строить комбинированные схемы счётчиков, управлять их коэффициентом счёта и управлять направлением счёта.

Современными счётчиками КМОП ИС являются микросхемы КР1554ИЕ6, ИЕ7, ИЕ10, ИЕ18 и ИЕ23, имеющие примерное время задержки распространения в диапазоне 9-22 нс. Развитие этой технологии – серии 5514 и 5554. Кроме счётчиков в сериях общего назначения имеются счётчики и в сериях сверхбыстродействующих ИС. Микросхемы серии 6500 (буферизированная полевая логика, материал GaAs) работают на максимальной частоте не менее 1000 МГц и имеют время задержки распространения 1-2 нс. Так, 6500ИЕ4 – 4-разрядный двоичный счётчик с предустановкой. Напряжения питания ИС этой серии – 4 В и минус 2,5 В. Выход – с открытым истоком, сопротивление внешней нагрузки – 50 Ом.

Особо стоит сверхбыстродействующая серия 193, используемая с закрытым входом (с разделительным конденсатором) и имеющая высокую чувствительность, но работающая от конечного значения нижней входной частоты. Так, счётчик К193ИЕ9 с коэффициентом счёта 4 работает на нижней частоте 150 МГц при напряжении 0,6 В и на верхней 1,3 ГГц, а при нескольких милливольтах на частоте 1150 МГц. Счётчик Н193ПЦ5 работает в диапазоне частот МГц. В этой серии имеются микросхемы для построения сверхвысокочастотных делителей частоты с управляемым коэффициентом деления. У этих ИС есть управляющий вход, изменяющий коэффициент счёта дискретно: так, счётчик 193ИЕ8 имеет управляемый коэффициент счёта 20/22, а микросхема ИЕ2 – коэффициент 10/11.

2.8 Сумматоры

Сумматорами называются логические устройства, выполняющие операцию сложения двух чисел. В зависимости от способа обработки чисел различают последовательные и параллельные сумматоры. Последовательные сумматоры строятся на основе одноразрядной суммирующей схемы. В таких устройствах сложение двух чисел производится поразрядно последовательно во времени. Параллельные сумматоры строят, как правило, на основе композиции одноразрядных суммирующих схем, причем обработка чисел в таких устройствах производится одновременно во всех разрядах. Логическое проектирование в этом случае сводится к синтезу одноразрядных сумматоров и организации цепей переноса в соответствии с заданными требованиями на быстродействие [5].

 Одноразрядные суммирующие схемы различают по числу входов. Рассмотрим синтез одноразрядных суммирующих схем на два входа аi и Bi: эти схемы часто называются полусумматорами или сумматорами по модулю 2. Выходными сигналами такого устройства являются сумма Сi и перенос Пi, который при суммировании по модулю 2 не используется. Работа полусумматора может быть задана таблицей истинности (таблица 2.6), в соответствии с которой функции выходов Сi и Пi могут быть записаны в виде:

; Пi = AiВi. (2.15)

Таблица 2.6 – Таблица истинности полусумматора

Аi	Bi		Ci	Пi
0	0		0	0
0	1		1	0
1	0		1	0
1	1		0	1

При построении сумматоров на ИС обычно ставится задача оптимального проектирования для удовлетворения требования максимального быстродействия и обеспечения минимального количества однотипных логических элементов. Быстродействие устройств на ИС в основном определяется задержкой логических элементов НЕ. Поэтому для получения максимального быстродействия сумматоров необходимо проектировать схему с минимальным числом последовательно соединенных элементов НЕ. Отсюда предпочтительным при построении комбинационных схем с максимальным быстродействием является функционально избыточный базис И-ИЛИ-НЕ.

Рассмотрим реализацию полусумматора на логических элементах И-ИЛИ-НЕ. Для этого представим выражение для переключательной функции в виде структурного уравнения:

Сi = ; . (2.16)

Схемное решение для этой функции с учетом цепи образования переноса показано на рисунке 2.31.

Поскольку коэффициент разветвления по выходу логического элемента И внутри интегральных схем, как правило, не превышает единицы, то при реализации переключательной функции Пi для однотипности применяется элемент И-ИЛИ-НЕ, в котором в силу использования только одного входа элементов И выполняется функция ИЛИ-НЕ. Тогда функция Пi может быть представлена структурным уравнением:

Пi = . (2.17)

Рисунок 2.31 – Полусумматор на элементах И-ИЛИ-НЕ

Одноразрядные полные суммирующие схемы (сумматоры на три входа) предназначены для образования выходных сигналов суммы Сi и переноса Пi по сигналам на входе Ai, Bi, Пi-1. Закон функционирования такого полного сумматора определяется таблицей истинности (таблица 2.7).

Таблица 2.7 – Таблица истинности полного сумматора

Аi	Bi	Пi-1		Ci	Пi
0	0	0		0	0
0	0	1		1	0
0	1	0		1	0
0	1	1		0	1
1	0	0		1	1
1	0	1		0	1
1	1	0		0	1
1	1	1		1	1

По этой таблице может быть составлено выражение для переключательных функций Сi и Пi в СДНФ:

; (2.18)

. (2.19)

Эти уравнения можно представить в виде структурных формул, удобных для реализации на логических элементах И-ИЛИ-НЕ. Для удовлетворения требования минимальных аппаратурных затрат используют метод минимизации схем. С этой целью преобразуют выражения так, чтобы обеспечить максимально возможное число общих членов. Структурное уравнение суммы представляется в следующем виде:

; (2.20)

Пi = . (2.21)

Схема, реализующая данные функции, представлена на рисунке 2.32. Быстродействие сумматора определяется временем задержки трех элементов НЕ.

Методы построения параллельных сумматоров на основе каскадного соединения одноразрядных полных сумматоров: различают параллельные комбинационные сумматоры с последовательным, одновременным и комбинированным переносом. Выбор типа переноса между разрядами суммирующего устройства определяется требованиями к его быстродействию.