Аналоговая схемотехника (стр. 5 )

Минимизацию проводим с помощью карт Карно и получаем: F = ab + a. Пользуясь правилами де-Моргана, преобразуем это выражение для реализации на элементах И-НЕ:

.

Составляем на основе этого выражения схему (рисунок 2.7). Составление схемы начинаем от конца, т. е. с верхней (общей) инверсии. Конъюнкция под знаком этой инверсии даёт последнюю ячейку И-НЕ. Число её входов должно быть равно числу сомножителей под знаком инверсии. Если требуется просто инвертор, то он образуется из ячейки И-НЕ объединением всех её входов.

Рисунок 2.7 – Реализация функции ab + a

Часто используются КЛЦ, выполненные в виде интегральных схем различных серий, соответствующих схемотехническим базисам: транзисторно-транзисторной логики (ТТЛ), логики на комплементарных МОП-транзисторах (КМДП) (старое КМОП), эмиттерно-связанной логики (ЭСЛ) и буферизированной полевой логики (БПЛ). Функция, выполняемая ИС, даётся либо в виде условного обозначения и логического выражения, либо в виде словесной характеристики.

Интегральные схемы ТТЛ имеют базовый элемент на основе биполярных транзисторов и характеризуются следующими уровнями логических сигналов: напряжение низкого уровня uL = [0; 0,3] В; напряжение высокого уровня uh = [2,4; 5] В. Напряжение питания этих ИС равно 5 В. Из наиболее часто встречающихся в практике ИС этого типа можно отметить следующие серии: К133, 155, 533, 555, 530, 531, 1533, 1531. В основной массе задач целесообразно применять серию 1533.

ИС КМДП имеют базовый элемент в виде логического ключа на комплементарных (разных по природе, но идентичных по электрическим характеристикам) полевых транзисторах и характеризуются практическими уровнями логических сигналов, примерно равными: напряжение низкого уровня uL » 0; напряжение высокого уровня uh примерно равно напряжению питания. В зависимости от серии, напряжение питания этих ИС лежит в диапазоне от 1,5 В до 15 В. Из часто встречающихся в практике ИС этого типа можно указать следующие серии: К564, 561, 1564, 1561, 1554, 1594, 5554.

Основная особенность этих ИС – очень малая потребляемая мощность от источника питания (микроватты). Поэтому их целесообразно использовать в автономных устройствах.

В ЭСЛ ИС в базовом элементе применён токовый ключ – дифференциальный каскад на БПТ в ключевом режиме. Напряжение питания серии 1500 равно минус 4,5 В, а остальные серии питаются напряжением минус 5,2 В. Напряжение низкого уровня uL лежит в интервале [–1,8; –1,6] B; напряжение высокого уровня uh равно в среднем значению минус 0,8 В. Особенность ЭСЛ ИС – это наличие парафазного (прямого и инверсного) выхода, причём с открытым эмиттером. Поэтому используемый выход должен быть подключён к шине питания через резистор сопротивлением 300–500 Ом. Можно привести серии ЭСЛ ИС: К100, 500, 1500.

Основная особенность этих ИС – высокое быстродействие и большая потребляемая мощность. Например, ряд функциональных элементов серии 1500 работают на частотах до 500 МГц.

В БПЛ ИС в базовом элементе также применён токовый ключ – дифференциальный каскад на ПТ с барьером Шотки в ключевом режиме. Элементы с барьером Шотки имеют очень высокое быстродействие – время перехода из одного состояния в другое лежит в пикосекундном диапазоне. В качестве материала применяют арсенид галлия (GaAs). Питание этих ИС производится от двух источников: 4,5 В и минус 2,5 В. Напряжение низкого уровня uL лежит в интервале [–0,2; 0,1] B; напряжение высокого уровня uh в диапазоне [0,9; 1,5] В. БПЛ ИС также имеют парафазный выход, но с открытым истоком. Используемый выход должен быть подключён к общему проводу («земле») через резистор сопротивлением 25–150 Ом. Основная серия этих ИС – серия К6500.

Минимизация функции. Минимизация (упрощение формы записи) функции позволяет минимизировать схему и реализовать её с наименьшим числом элементов. Выявить и устранить избыточность в записи функции можно использованием аксиом, законов, тождеств и теорем алгебры логики. Для минимизации функции с числом переменных до пяти-шести наиболее удобным является метод карт Карно.

Пример. Рассмотрим процесс минимизации на примере четырех переменных х, у, z и v функции, заданной следующим логическим выражением:

.

Представим эту функцию в виде:

.

Эта функция выражается в совершенной дизъюнктивной нормальной форме (СДНФ):

.

Функция состоит из 11 минтермов, в связи с чем на карте Карно (рисунок 2.8) ее будут представлять 11 клеток, отмеченных единицами. Так, первый минтерм функции хуzv будет отображаться клеткой, имеющей координаты ху и zv, соответственно 11 и 11. Пять клеток карты остаются свободными.

Рисунок 2.8 – Карта Карно функции F(x, y, z, v)

Затем на карте Карно необходимо определить соседние минтермы (клетки) и объединить их в минимальное количество групп соседних минтермов (клеток). Для наглядности выделенные группы соседних клеток показывают сплошными линиями. Минимальное количество групп соседних минтермов для рассматриваемой функции будет равно трем. В первую группу входят две нижние клетки второго столбца слева с минтермами и . В соответствии с аксиомой (x + ) = 1 имеем:

,

т. е. переменная v из этой группы может быть исключена. Вторая группа состоит из двух пар верхних клеток крайних столбцов, определяющих минтермы , и , . Сумма этих минтермов даёт:

,

т. е. из группы исключаются две переменные: х и v. Третья группа состоит из восьми клеток второй и третьей строк, для которых v = 1, а переменные х, у, z входят с прямыми и инверсными значениями, в связи с чем переменные х, у, z из этой группы могут быть исключены (). Сумма минтермов обеих строк будет равна v. На основании проведенных операций получаем минимальную функцию, выраженную в ДНФ:

.

Карта Карно позволяет также провести минимизацию той же функции в КНФ по нулевым значениях минтермов, находящихся в пустых клетках карты (рисунок 2.8) и определяющих нулевое значение функции, т. е. ее инверсное значение . Порядок проведения минимизации сохраняется прежним. Минимизирующие контуры, охватывающие соседние клетки с нулевым значением минтермов рассматриваемой функции, показаны на рисунке пунктиром.

Минимизация функции в ДНФ или КНФ равноправна. Представление результата минимизации в ДНФ или КНФ зависит от вида функции и состава используемых логических элементов. Реализация функции в ДНФ требует преимущественного использования логических элементов И (И-НЕ), а в КНФ – логических элементов ИЛИ (ИЛИ-НЕ). При использовании логических элементов И (И-НЕ) логическую функцию целесообразно представить в виде произведения переменных, а логических элементов ИЛИ (ИЛИ-НЕ) – в виде суммы переменных.

2.3 Последовательностные устройства

Последовательностное устройство (ПУ) в своем составе помимо КЛЦ содержит элементы памяти. Общая функциональная схема ПУ (рисунок 2.9) содержит КЛЦ1, вырабатывающую входные сигналы для элементов памяти ЭП, и КЛЦ2 – вырабатывающую выходные сигналы.

Рисунок 2.9 – Функциональная схема последовательностного устройства

Значения выходных логических сигналов ПУ зависят не только от сигналов, имеющихся в данный момент времени на входах устройства (x), но и от входных сигналов, поступавших на входы в предыдущие момента времени (Q). Иначе говоря, выходное состояние такого устройства определяется последовательностью поступления входных сигналов. Обеспечение зависимости выходных сигналов от предыстории поступления входных позволяет существенно расширять функциональные возможности ПУ по сравнению с комбинационными логическими цепями.

Простейшими ПУ являются триггеры, а к более сложным относятся счётчики, делители частоты, распределители импульсов, генераторы чисел и т. п.

2.3.1 Триггеры

В импульсной и цифровой технике широко используются функциональные узлы, способные сохранять двоичную информацию (состояния «0», «1») после окончания действия входных импульсов. Такие функциональные узлы называют триггерами. В интегральной схемотехнике триггеры выполняют либо на основе логических элементов, либо как завершенный функциональный элемент в виде микросхемы. Интегральные триггеры характеризуются большим разнообразием. Их отличают функциональный признак, определяющий поведение триггера при воздействии сигнала управления, а также используемый способ управления.

По функциональному признаку различают триггеры типов RS, D, T, JK и др. По способу управления триггеры подразделяют на асинхронные и тактируемые (синхронные). В асинхронных триггерах переключение из одного состояния в другое осуществляется непосредственно с поступлением сигнала на информационный вход. В тактируемых триггерах помимо информационных входов имеется вход тактовых импульсов. Их переключение производится только при наличии разрешающего, тактирующего импульса.

2.3.1.1 RS-триггеры

Асинхронные триггеры требуют для своего построения два двухвходовых логических элемента типа И-НЕ или ИЛИ-НЕ. На рисунке 2.10 приведена структурная схема асинхронного триггера на логических элементах 2И-НЕ.

Рисунок 2.10 – Асинхронный RS-триггер на логических элементах 2И-НЕ

Состоянию логической «1» соответствует Q = 1, = 0. Состоянию логического «0» соответствует Q = 0, = 1. По управляющему входу производится установка триггера в состояние логической «1», а по управляющему входу – установка (перевод) триггера в исходное состояние логического «0». Структурные уравнения триггера имеют вид:

; . (2.4, 2.5)

Принцип действия триггера определяется поведением в нем элементов И-НЕ. Он иллюстрируется таблицей переходов триггера, где указаны значения входных сигналов в некоторый момент времени tn и состояние триггера (по значению его прямого выхода) в следующий момент времени tn+1 после прихода очередных импульсов. Рассмотренной схеме триггера соответствуют временные диаграммы, приведенные на рисунке 2.10. Они построены с учетом таблицы переходов.

На рисунке 2.11 приведена структурная схема тактируемого RS-триггера на элементах 2И-НЕ.

Переключения в тактируемом триггере возможны лишь при наличии тактирующего импульса, подаваемого на вход Т. Эта особенность схемы связана с применением на входах двух управляющих элементов 2И-НЕ.

Рисунок 2.11 – Тактируемый RS-триггер

2.3.1.2 D-триггеры

D-триггеры имеют один информационный вход. Состоянию логической «1» на прямом выходе соответствует единица на информационном входе триггера, а состоянию логического «0» – нулевой уровень входного сигнала. Характеристические уравнения D-триггера имеют вид:

. (2.6)

На практике наибольшее применение получили тактируемые (однотактные и двухтактные) D-триггеры. Их обозначение обусловлено свойством сохранять состояние на выходе после снятия сигнала с информационного входа до прихода очередного тактового импульса (dе1ау – задержка). D-триггеры широко используют при построения регистров. На рисунке 2.12 приведена схема однотактного D-триггера, выполненная на основе асинхронного RS-триггера.

Рисунок 2.12 – Однотактный тактируемый D-триггер

Принцип действия двухтактных D-триггеров подобен однотактным. Отличие заключается в том, что запись информации в них производится с участием одной последовательности тактовых импульсов, а обнуление (переустановка) с участием другой последовательности тактовых импульсов. Вторая последовательность тактовых импульсов имеет фазовый сдвиг в 180° и инверсна первой (пример на рисунке 2.13). На рисунке 2.13 приведена схема однофазного (имеющего один выход) двухтактного D-триггера на элементе 2И-ИЛИ.

Рисунок 2.13 – Однофазный двухтактный D-триггер

2.3.1.3 Т-триггер

Характерным свойством Т-триггера является его переключение в противоположное состояние с приходом каждого очередного входного импульса. Ввиду широкого применения в счетчиках импульсов его часто называют триггером со счетным запуском. Триггеры Т-типа выполняются на базе двух асинхронных RS-триггеров (Мaster-Slave-схема), один из которых называют основным, а другой – вспомогательным (ведущий-ведомый) – триггеры левый и правый на рисунке 2.14. Состояния его выходов описываются системой уравнений:

(2.7)

По M/S-схеме реализуются несколько вариантов Т-триггера. Особенностью рассматриваемой структурной схемы является наличие в ней дополнительного инвертора (элемент D3), управляющего вспомогательным триггером. В связи с этим ее называют часто схемой с инвертором.

Рисунок 2.14 – Т-триггер

Последовательность переключения асинхронных RS-триггеров, входящих в Т-триггер, такая. На этапе фронта входного импульса переключается основной триггер, а по окончании длительности tИ входного импульса (на этапе среза) – вспомогательный триггер. Указанная особенность отражается в другом названии схемы – триггер с внутренней задержкой (Тt).

Режим счетного запуска Т-триггера определяет указанные ниже особенности, учитываемые при его построении. В схеме должны быть созданы условия для сохранения нового состояния после переключения триггера входным импульсом. При этом должна обеспечиваться необходимая направленность переключения: если триггер находится в состоянии «1», то входной импульс переводит его в состояние «0», и наоборот.

Избирательность переключения Т-триггера достигается наличием связей элементов D8, D9 с выходами вспомогательного триггера. Если до прихода очередного входного импульса Т в триггере записана «1», то по цепям обратных связей на входе элемента D9, будет логическая «1», а на выходе элемента D8 – логический «0». При поступлении входного импульса Т элемент D9 переходит в состояние «0», вызывая переключение в нулевое состояние основного триггера, а после окончания входного импульса в состояние «0» переключается и вспомогательный триггер.

2.3.1.4 JK-триггер

JK-триггер получают на основе Т-триггера путем использования в его входных цепях трехвходовых элементов И-НЕ, позволяющих иметь два дополнительных входа J и К (рисунок 2.14). Наличие двух дополнительных входов расширяет функциональные возможности триггера, в связи с чем JK-триггер называют универсальным. При соответствующем подключении входов JК-триггер, в частности, может выполнять функции RS, D и T-триггеров (рисунок 2.15).

Рисунок 2.15 – Схемы триггеров на основе JK-триггера

JК-триггер, так же как и все типы триггеров, получаемые на его основе, является триггером с внутренней задержкой: в момент действия импульса Т информация записывается в основной триггер, а после его окончания состояние основного триггера передается во вспомогательный. Наличие в работе схемы внутренней временной задержки, определяемой длительностью тактовых импульсов, часто отражается символом «t» в обозначении JK-триггера и триггеров, выполненных на его основе: JKt, RSt, Dt, Тt.

RSt, и Dt-триггеры являются тактируемыми (рисунок 2.16): RSt-триггер получают подачей на вход J сигнала S, а на вход К – сигнала R. Dt-триггер создается введением инвертора в цепь входа К. Триггер со счетным запуском (Тt-триггер) реализуется подключением входов J и К к входу Т.

2.4 Шифраторы, дешифраторы и преобразователи кодов

Схемы, предназначенные для преобразования цифровой информации из десятичной системы счисления в двоичную, обычно называются шифрирующими, а для обратного преобразования – дешифрирующими. Схемы, предназначенные для преобразования различных кодов в двоичной системе, называют преобразователями кода. Все эти схемы относятся к узлам комбинационного типа [4].

Шифраторы. Составление таких схем основано на комбинационной таблице. Здесь показан пример разработки схемы преобразования десятичных цифр 0¸9 в код 8421.

Таблица 2.1 – Комбинационная таблица шифратора

Циф-ра	Код «1 из 10»										Код 8421
0	1	2	3	4	5	6	7	8	9	D	C	B	A
0	1	0	0	0	0	0	0	0	0	0	0	0	0	0
1	0	1	0	0	0	0	0	0	0	0	0	0	0	1
2	0	0	1	0	0	0	0	0	0	0	0	0	1	0
3	0	0	0	1	0	0	0	0	0	0	0	0	1	1
4	0	0	0	0	1	0	0	0	0	0	0	1	0	0
5	0	0	0	0	0	1	0	0	0	0	0	1	0	1
6	0	0	0	0	0	0	1	0	0	0	0	1	1	0
7	0	0	0	0	0	0	0	1	0	0	0	1	1	1
8	0	0	0	0	0	0	0	0	1	0	1	0	0	0
9	0	0	0	0	0	0	0	0	0	1	1	0	0	1

Из таблицы (и на рисунке 2.16) видно, что двоичным цифрам 1 в столбике А соответствуют десятичные цифры 1, 3, 5, 7 и 9, т. е. можно написать: А = 1 + 3 + 5 + 7 + + 9. Это алгебраическое выражение логического сложения. Точно так же справедливо, что: В = 2 + + 3 + 6 + 7; С = 4 + 5 + 6 + 7; D = 8 + 9 . На рисунке 2.16 представлен пример реализации схемы на элементах ИЛИ-НЕ. В состоянии покоя на всех входах низкий уровень. Подобным образом можно составить схемы преобразования десятичных цифр в любой код.