Лекции по дисциплине «Информатика» (стр. 6 )

,

.

Эти уравнения являются совершенной дизъюнктивной нормальной формой логических функций (СДНФ). В этой форме логическая функция (ЛФ) представляется в виде дизъюнкций конституэнт единицы.

Конституэнта единицы – это конъюнкция всех значений входных переменных: в прямой форме для единичных значений переменных, или в инверсной форме для нулевых значений переменных.

СДНФ позволяет записывать любые переключательные функции от двух переменных, используя только три основных логических операции И, ИЛИ, НЕ.

Следующим этапом проектирования является минимизация логических функций (не всегда возможна).

Из таблицы истинности видно, что переменная P принимает значение только для таких комбинаций входных переменных, когда хотя бы две переменные имеют единичные значения. Это можно записать в виде:

.

Анализируя функцию S можно заметить, что значение S равно единице, если в комбинациях входных сигналов присутствует хотя бы один единичный сигнал, и нет одновременно двух единичных значений переменных (компонента: =) или есть совпадение трех входных единичных сигналов (компонента abp), т. е.:

Построение функциональной схемы по ПФ:

.

Для реализации ПФ для выхода Р требуется :

·  три конъюнктора (схемы И) на два входа,

·  дизъюнктор (схема ИЛИ) на 3 входа.

Для реализации ПФ для выхода S требуются:

·дизъюнктор (схема ИЛИ) на 3 входа,

·инвертор (схема НЕ),

·конъюнкторы (схемы И) на 2 и 3 входа.

·дизъюнктор (схема ИЛИ) на 2 входа.

Функциональная схема одноразрядного сумматора представлена на рис.4.16.

В этой схеме использована совместная минимизация уравнений, при которой для формирования разных выходных значений (S и P) используются общие логические схемы. Совместная минимизация позволяет получать схемы с минимальным количеством используемых элементарных вентилей, которое определяется по общему количеству входов. Такие схемы, как правило, имеют большую задержку выходных сигналов, которая определяется по максимальному количеству элементов пути его формирования.

По этой причине часто одноразрядный сумматор строят без совместной минимизации схем формирования выходных сигналов по уравнениям:

,

.

Многоразрядные сумматоры

Обычно в ЭВМ используют обработку данных параллельно по разрядам. Для такой обработки используются многоразрядные (параллельные) сумматоры.

Сумматор для параллельной обработки данных получают на основе поразрядного соединения одноразрядных схем.

Пример построения многоразрядного сумматора представлен на рис. 4.17.

Сумматор имеет 2n входных разрядных линий ai и bi для приема цифр слагаемых, n выходных линий Sn разрядов суммы, выход переноса Рn из старшего разряда и вход переноса р0 на младший разряд сумматора.

На функциональных схемах многоразрядные функциональные узлы обозначаются в виде прямоугольников с тремя полями (рис.4.18).

В основном поле обозначается функциональное назначение схемы. Для сумматора это SM (СМ, å).

Боковые поля предназначены для обозначения данных: левое поле для входных данных, правое – для выходных. Боковые поля могут иметь секции для разделения разноименных входных или выходных данных.

Лекция 9. Типовые устройства ЭВМ

Дешифраторы

Дешифратор – это устройство, которое имеет n входов и 2 n выходов, причем каждой i-ой комбинации сигналов на входе соответствует сигнал на одном определенном 2i-ом выходе. Другими словами, дешифратор – это устройство, которое дешифрирует число в позицию. В частных случаях дешифратор может содержать меньшее (< 2 n) количество выходов. Это неполные дешифраторы. Дешифраторы предназначены для декодирования (распознавания) кодовых комбинаций (адрес устройства, код операции и т. д.).

Рассмотрим синтез дешифратора на 3 входа и 8. Таблица истинности дешифратора на три входа представлена в таблице.

Дешифратор на три входа содержит восемь конъюнкторов, каждый на три входа, и три инвертора.

Таблица
Истинности выходов дешифратора на три входа
Входы	№ активной выходной шины Di и ПФ выхода.
a	b	с
0	0	0	0 – D0 =
0	0	1	1 – D1 =
0	1	0	2 – D2 =
0	1	1	3 – D3 =
1	0	0	4 – D4 =
1	0	1	5 – D5 =
1	1	0	6 – D6 =
1	1	1	7 – D7 =

Схема дешифратора на три входа и его обозначение на функциональных схемах представлена на рис. 4.19. Для обозначения функционального назначения схемы для дешифраторов используются символы DC (ДШ). Представленный на рис. 4.19 дешифратор имеет дополнительный вход синхросигналов. Использование синхросигналов позволяет задерживать выходные сигналы на выходе дешифратора на время переходных процессов после смены входных переменных.

Мультиплексор

Мультиплексор (MX, MUL), (рис. 4.20.) –это электронное устройство, которое имеет несколько информационных D-входов и один выход F, осуществляющее последовательное подключение входов к выходу в соответствии с адресным кодом, поступающим на управляющие (адресные) входы (х1, х2).

Функционирование мультиплексора описывается следующей таблицей состояний:

.  Состояния мультиплексора
№	х1	х2	.  QS
0	0	0	D0
1	0	1	D1
2	1	0	D2
3	1	1	D3

Мультиплексор содержит дешифратор, двухвходовые схемы И (по числу выходов) и многовходовую (по числу выходов) схему ИЛИ.

Возможно использование дополнительного элемента И на выходе схемы для стробирования по времени выходного сигнала.

Демультиплексор

Демультиплексор – это устройство, имеющее один информационный вход D и несколько выходов, осуществляющее передачу сигнала с информационного входа на один из выходов в соответствии с управляющим (адресным) кодом, поступающим на управляющие входы. В простейшем случае, в качестве демультиплексора может использоваться дешифратор, у которого вместо сигнала OE подается информационный сигнал X. Например, если на входы подать код a1a0=10(2)=2(10), то сигнал X появится на выходе y2, а на остальных выходах yi=0. На рис. 4.21 представлено обозначение демультиплексора на функциональных схемах.