ATmega128, ATmega128L - 8-разрядный AVR-микроконтроллер с внутрисистемно программируемой флэш-памятью емкостью 128 кбайт (стр. 21 )

ALE – Порт G, разряд 2

ALE – сигнал разрешения фиксации адреса внешней памяти.

RD – Порт G, разряд 1

RD – строб управления чтением данных внешней памяти.

WR – Порт G, разряд 0

WR – строб управления записью во внешнюю память.

В таблицах 46 и 47 представлена связь альтернативных функций порта G и отключающих сигналов, представленных на рисунке 33.

Таблица 46 – Отключающие сигналы для разрешения альтернативных функций на PG4..PG1

Наименование сигнала	PG4/TOSC1	PG3/TOSC2	PG2/ALE	PG1/RD
PUOE	AS0	AS0	SRE	SRE
PUOV	0	0	0	0
DDOE	AS0	AS0	SRE	SRE
DDOV	0	0	1	1
PVOE	0	0	SRE	SRE
PVOV	0	0	ALE	RD
DIEOE	AS0	AS0	0	0
DIEOV	0	0	0	0
DI	-	-	-	-
AIO	T/C0 OSC INPUT	T/C0 OSC OUTPUT	-	-

Таблица 47 – Отключающий сигнал для разрешения альтернативной функции на PG0

Наименование сигнала	PG0/WR
PUOE	SRE
PUOV	0
DDOE	SRE
DDOV	1
PVOE	SRE
PVOV	WR
DIEOE	0
DIEOV	0
DI	–
AIO	–

Описание регистров портов ввода-вывода

Регистр данных порта A – PORTA

Разряд	7	6	5	4	3	2	1	0
	PORTA7	PORTA6	PORTA5	PORTA4	PORTA3	PORTA2	PORTA1	PORTA0	PORTA
Чтение/запись	Чт./Зп.	Чт./Зп.	Чт./Зп.	Чт./Зп.	Чт./Зп.	Чт./Зп.	Чт./Зп.	Чт./Зп.
Исх. значение	0	0	0	0	0	0	0	0

Регистр направления данных порта A – DDRA

Разряд	7	6	5	4	3	2	1	0
	DDA7	DDA6	DDA5	DDA4	DDA3	DDA2	DDA1	DDA0	DDRA
Чтение/запись	Чт./Зп.	Чт./Зп.	Чт./Зп.	Чт./Зп.	Чт./Зп.	Чт./Зп.	Чт./Зп.	Чт./Зп.
Исх. значение	0	0	0	0	0	0	0	0

Адрес входов порта А – PINA

Разряд	7	6	5	4	3	2	1	0
	PINA7	PINA6	PINA5	PINA4	PINA3	PINA2	PINA1	PINA0	PINA
Чтение/запись	Чт.	Чт.	Чт.	Чт.	Чт.	Чт.	Чт.	Чт.
Исх. значение	-	-	-	-	-	-	-	-

Регистр данных порта B – PORTB

Разряд	7	6	5	4	3	2	1	0
	PORTB7	PORTB6	PORTB5	PORTB4	PORTB3	PORTB2	PORTB1	PORTB0	PORTB
Чтение/запись	Чт./Зп.	Чт./Зп.	Чт./Зп.	Чт./Зп.	Чт./Зп.	Чт./Зп.	Чт./Зп.	Чт./Зп.
Исх. значение	0	0	0	0	0	0	0	0

Регистр направления данных порта B – DDRB

Разряд	7	6	5	4	3	2	1	0
	DDB7	DDB6	DDB5	DDB4	DDB3	DDB2	DDB1	DDB0	DDRB
Чтение/запись	Чт./Зп.	Чт./Зп.	Чт./Зп.	Чт./Зп.	Чт./Зп.	Чт./Зп.	Чт./Зп.	Чт./Зп.
Исх. значение	0	0	0	0	0	0	0	0

Адрес входов порта B – PINB

Разряд	7	6	5	4	3	2	1	0
	PINB7	PINB6	PINB5	PINB4	PINB3	PINB2	PINB1	PINB0	PINB
Чтение/запись	Чт.	Чт.	Чт.	Чт.	Чт.	Чт.	Чт.	Чт.
Исх. значение	-	-	-	-	-	-	-	-

Регистр данных порта C – PORTC

Разряд	7	6	5	4	3	2	1	0
	PORTC7	PORTC6	PORTC5	PORTC4	PORTC3	PORTC2	PORTC1	PORTC0	PORTC
Чтение/запись	Чт./Зп.	Чт./Зп.	Чт./Зп.	Чт./Зп.	Чт./Зп.	Чт./Зп.	Чт./Зп.	Чт./Зп.
Исх. значение	0	0	0	0	0	0	0	0

Регистр направления данных порта C – DDRC

Разряд	7	6	5	4	3	2	1	0
	DDC7	DDC6	DDC5	DDC4	DDC3	DDC2	DDC1	DDC0	DDRC
Чтение/запись	Чт./Зп.	Чт./Зп.	Чт./Зп.	Чт./Зп.	Чт./Зп.	Чт./Зп.	Чт./Зп.	Чт./Зп.
Исх. значение	0	0	0	0	0	0	0	0

Адрес входов порта C – PINC

Разряд	7	6	5	4	3	2	1	0
	PINC7	PINC6	PINC5	PINC4	PINC3	PINC2	PINC1	PINC0	PINC
Чтение/запись	Чт.	Чт.	Чт.	Чт.	Чт.	Чт.	Чт.	Чт.
Исх. значение	-	-	-	-	-	-	-	-

В режиме совместимости с ATmega103 регистры DDRC и PINC инициализируются для организации вывода лог. 0. Выводы порта принимают их исходное значение, даже если синхронизация не запущена. Обратите внимание, что регистры DDRC и PINC доступны в режиме совместимости с ATmega103 и не должны использоваться, если необходима 100%-ая совместимость снизу вверх.

Регистр данных порта D – PORTD

Разряд	7	6	5	4	3	2	1	0
	PORTD7	PORTD6	PORTD5	PORTD4	PORTD3	PORTD2	PORTD1	PORTD0	PORTD
Чтение/запись	Чт./Зп.	Чт./Зп.	Чт./Зп.	Чт./Зп.	Чт./Зп.	Чт./Зп.	Чт./Зп.	Чт./Зп.
Исх. значение	0	0	0	0	0	0	0	0

Регистр направления данных порта D – DDRD