Учебно-методический комплекс по дисциплине “Моделирование процессов бурения ” (стр. 14 )

Рис. 8.2. Счетчик импульсов

Таблица 8.2. Работа счетчика импульсов

Номер входного им- пульса С	Состояние выходов
2	1	0
0	1	0	1	0	1	0
1	1	0	1	0	0	1
2	1	0	0	1	1	0
3	1	0	0	1	0	1
4	0	1	1	0	1	0
5	0	1	0	0	0	1
6	0	1	0	1	1	0
7	0	1	0	1	0	1

При подаче 1-го импульса, он меняет состояние 0-го триггера на противоположное (=0, =1). Теперь на вход С 1-го триггера подается =0, т. е. фактически импульс отсутствует. Поэтому состояние триггеров 1 и 2 не изменяется. Суммарное число прошедших импульсов, как оно записано на выходах трех триггеров это 001 (выделено жирно). Т. е засчитан один импульс.

При подаче 2-го импульса, он снова меняет состояние 0-го триггера на противоположное. На выходе имеем теперь 1. Единица попадает на вход С 1-го триггера и меняет его состояние на =0. =1. Состояние 2-го триггера не меняется. Выходы дают двоичное число 010, что означает двоичную двойку (два импульса).

При подаче 3-го импульса, состояние 0-го триггера как всегда меняется на противоположное. Имеем теперь = 0, =1. Состояние 2-го и 3-го триггеров остается прежним. Выходы дают двоичное число 011 – тройку.

Следуя приведенной логике, можно объяснить и происхождение всех остальных строк (после прохождения импульсов номер 4, 5, 6, 7. Число 7 в двоичном коде записывается как 111, число 8 – 1000, т. е для его записи трех триггеров уже недостаточно, необходим четвертый.

Чтобы рассказать о других элементах процессора, необходимо прибегнуть к основам так. называемой компьютерной алгебры (алгебры Буля). Она исключительно проста. Рассмотрим три действия алгебры Буля

Логическое сложение (операция ИЛИ): 0+0=0; 0+1=1; 1+1=1

Логическое умножение (операция И): 0*0=0; 1*0=0; 1*1=1

Логическое отрицание (операция НЕ): НЕ 1=0; НЕ 0=1

Перечисленные операции могут быть осуществлены в виде электрических схем

Рис. 8.3. Схемное решение для логического сложения

В действии 1+1=1 (1 ИЛИ 1=1) на оба входа (к которым диоды повернуты своей положительной стороной) поданы плюсы (единицы). Диоды пропускают ток и подаваемое на них напряжение передается на точку съема, где также имеем единицу

В действии 1+ 0 =1 (1 ИЛИ 0 =1) от того, что на один из двух входов подан минус (0) ничего не меняется. Ток все равно идет, (хотя только через верхнюю ветвь), и на точку съема приходит 1 (плюс с верхнего диода).

В действии 0 + 0 = 0 (0 ИЛИ 0 = 0). На оба входа поданы минусы (нули), которые диоды далее не пропускают. Ток отсутствует и на точку съема через резистор приходит минус (0) с правого конца схемы.

Рис. 8.4. Схемное решение для логического умножения

На схеме диоды повернуты к двум входам своей отрицательной стороной. В действии 1*1=1 (1 И 1 =1) на оба входа поданы 1 (плюсы). Протекание тока невозможно. На точку съема через резистор приходит плюс (1) с правого конца схемы.

В действии 1*0=0 (1 И 0 =0) на верхний вход подан минус (0), а на нижний – плюс (1). Ток идет через верхний диод и напряжение на резисторе падает. На его левой стороне оно оказывается отрицательным (тем, которое прошло через верхний диод). Отрицательное напряжение попадает на точку съема и принимается за нуль.

В действии 0*0=0 (0 И 0 =0) минусы (нули) поданы на оба входа. По сравнению с предшествующим случаем это положения не меняет, и на точку съема попадает 0.

За элемент НЕ принимают транзистор (рис. 7.5), у которого (как это указывалось выше) при подаче 1 на базу (вход) на точке съема (выходе) появляется 0 и наоборот.

Рассмотренные логические схемы использованы в устройстве главного элемента процессора – сумматора. На рис. 8.5. представлен одноразрядный сумматор, т. е. такой, который способен складывать двоичные числа, состоящие только из одной цифры.

Работа одноразрядного сумматора приведена в таблице 8.3

Вариант I: На входы А и В сумматора поданы нули с целью их сложения. В верхней ветви эти значения попадают на элемент И (умножение). Т. к. 0*0=0, то перенос П=0. В нижней линии входные значения попадают на элемент ИЛИ (сложение). Т. к. 0+0=0, то на выходе элемента ИЛИ имеем 0. Он подается на вход нижнего элемента И, на другой вход которого поступает прошедший через элемент НЕ выход первого элемента И. Он равен 0, но после НЕ превратился в 1. В итоге на выходе нижнего элемента И имеем = 0 (т. к. 0*1=0)

Вариант II: На входы А и В сумматора поданы 1 и 0. На верхней ветви после элемента И имеем П = 0 (0*1=0). На нижней ветви после элемента ИЛИ имеем 1 (1+0=1). Единица поступает на вход нижнего элемента И. На его второй вход поступает перенос, прошедший через элемент НЕ. Т. к. НЕ 0 =1, то на оба входа второго элемента И поступает по единице. Следовательно =1.

Рис. 8.5. Одноразрядный сумматор

I – функциональная схема; II –условное обозначение; А, В – слагаемые, – сумма, П – перенос, И, ИЛИ, НЕ – обозначение логических операций.

Таблица 8.3. Работа одноразрядного сумматора

	Варианты
I	II	III
Перенос на более высокую позицию П	0	0	1
Первое слагаемое А	0	0	1
Второе слагаемое В	0	1	1
Сумма	0	1	0

Вариант III: На входы А и В сумматора подано по единице. На верхней линии после И имеем П=1. На нижней линии после ИЛИ имеем 1 (Согласно алгебре Буля 1+1=1). Т. к. после прохода через элемент НЕ перенос превратился в НЕ 1=0, то на входы нижнего И поданы 1 и 0 и результат их перемножения =0.

Рассмотрим теперь трехразрядный сумматор, состоящий из элементов 0-го, 1-го и 2-го разрядов. (Число разрядов можно увеличивать, и все они будут состоять из трех одноразрядных сумматоров Это относится и к суммированию чисел, содержащих дробную часть, например 1001.11, где только крайний справа элемент будет таким же, как элемент 0-го разряда на рис. 8.6.)

Пример со сложением двух 3-хразрядных двоичных чисел: 111 + 101=1100 (7+5=12) приведен в таблице 8.4: В 0-м разряде единственный одноразрядный сумматор складывает 1+1 и дает =0 и перенос П=1.

В 1-м разряде сумматор ВВ складывает вводимые слагаемые (1+0) и выводит =1 и П=0. Сумма с ВВ поступает в сумматор П, на другой вход которого поступает перенос с 0-го разряда. Т. к обе эти величины равны единице, то окончательно выдаваемая с П (а значит и с элемента1-го разряда) сумма =0. Кроме того П выдает перенос П=1 . Одноразрядный сумматор ПП суммирует переносы с ВВ и П, т. е. 0+1. Полученная на выходе единица переходит в элемент 2-го разряда.