Рис. 8.6. Трехразрядный сумматор
0, 1, 2 – разряды; А, В – слагаемые двоичные цифры; 
– суммы; П – переносы; ВВ – сумматор входных цифр; П – сумматор суммы от ВВ с переносом элемента предшествующего разряда; ПП – сумматор двух переносов
Во 2-м разряде в ВВ поступают две единицы и он передает =0 в П и П=1 в ПП. В свою очередь П суммирует сумму с ВВ с переносом элемента 1-го разряда (0+1) и выдает =1 как окончательную сумму по 2-му разряду и перенос П=0 в ПП. В этом
Таблица 8.4. Работа сумматора
Разряды | ||||
3 | 2 | 1 | 0 | |
Перенос в более высокий разряд П | 1 | 1 | 1 | |
Первое слагаемое А | 1 | 1 | 1 | |
Второе слагаемое В | 1 | 0 | 1 | |
Сумма | 1 | 1 | 0 | 0 |
последнем сумматоре этот 0 суммируется с П=1, пришедшим с ВВ. Полученная на выходе единица пошла бы на вход элемента третьего разряда (его на рис. 8.6 нет) и было бы получено число 1100
, т. е. двенадцать, что и показано в таблице.
Еще один элемент процессора – дешифратор – преобразует двоичное число, представляющее собой код какой-либо команды, в импульс для ее выполнения
Рис. 8.7. Дешифратор команд
Таблица 8.5. Работа дешифратора команд
Триггеры | Выходы на элементах И | Операция | ||||||
I | II | 1 | 2 | 3 | 4 | |||
S | R | S | R | |||||
0 | 1 | 0 | 1 | 0 | 1 | 0 | 0 | Вычитание |
1 | 0 | 0 | 1 | 0 | 0 | 1 | 0 | Умножение |
1 | 0 | 1 | 0 | 1 | 0 | 0 | 0 | Сложение |
0 | 1 | 1 | 0 | 0 | 0 | 0 | 1 | Деление |
Дешифратор состоит из четырех линий (проводов). Подключенные к этим линиям два триггера образуют вход дешифратора, четыре элемента И – его выход. Триггеры могут подавать две единицы одновременно только на вход одного из выходных элементов И. Пусть например требуется импульс (т. е. команда на запуск) операции “умножение”. Как показано в таблице 8.7, единицы (положительные импульсы) подаются на вход S триггера I и на вход R триггера II. (Вся команда выглядит как двоичное число 1001 –девятка). Тогда две единицы одновременно поступают на входы 3-го элемента И, на выходе которого появляется единица, или импульс на запуск требуемой операции “умножение”. По схеме можно проследить, что на входах 1-го И будут 1 и 0, на входе 2-го И – соответственно 0 и 1, на входе 4-го – 0 и 0, т. е на остальных выходах дешифратора результат равен 0 (импульса не будет)
Рекомендуемая литература: Осн. 3 с. 190-204
Контрольные вопросы
1 Назначение регистра, счетчика, сумматора и дешифратора
2 Устройство и работа регистра
3 Устройство и работа счетчика импульсов
4 Суть операции ИЛИ, ее схемное воплощение
5 Суть операции И, ее схемное воплощение
6 Суть операции НЕ, ее схемное воплощение
7 Устройство и работа одноразрядного сумматора
8 Устройство и работа трехразрядного сумматора
9 Устройство и работа дешифратора
10 От чего зависит точность компьютера
ЛЕКЦИЯ 9. Устройство и работа процессора
Схема процессора дана на рис. 9.1. Компьютерная модель содержится в оперативной памяти ОП. Это программа, состоящая из команд, которые одна за другой поступают в процессор и там выполняются. Результат выполнения каждой команды направляется из процессора обратно в ОП (пунктирная линия справа).
Каждая команда состоит из трех частей: двух операндов (чисел, с которыми надо выполнить арифметические действия) О1 и О2 , а также шифра вида операции ШО. В процессоре операнды О1 и О2 записываются на соответствующие регистры R1 и R2. Шифр вида операции поступает на дешифратор команд ДШК. Он подает импульс на блок выполнения операций БВО. Этот блок содержит системы, обеспечивающие выполнение сложения, вычитания умножения и деления. Каждая система представляет собой программу, выполненную в виде микросхемы. Микросхема задает требуемый режим работы сумматору и регистрам R1, R2 и R .
Счетчик СЧ считает число выполненных команд и дает оперативной памяти сигнал о завершении выполнения программы.
Рис 9.1. Процессор
ОП – оперативная память; ШО – шифр операции; О1, О2 – операнды; R1, R2 – регистры для записи операндов; R – регистр для записи суммы; – сумматор; ДШК – дешифратор команд; БВО – блок выполнения операций; СЧ – счетчик команд.
Рассмотрим, как выполняются процессором арифметические операции. Отметим, что все они производятся сумматором, который способен производить только сложение. Для осуществления прочих арифметических действий БВО задает обходные пути, позволяющие заменить эти операции сложением. Операция сложения.
Таблица 9.1 Сложение двух чисел в процессоре (21+9=30)
Регистр | Позиции | ||||||
5 | 4 | 3 | 2 | 1 | 0 | ||
Операнд О1 (первое слагаемое) | R1 | 1 | 0 | 1 | 0 | 1 | |
Операнд О2 (второе слагаемое) | R2 | 1 | 0 | 0 | 1 | ||
Сумма | R | 1 | 1 | 1 | 1 | 0 |
Операция вычитания. Вместо вычитания сумматор производит сложение уменьшаемого с вычитаемым, выраженным в обратном коде, после чего к результату добавляется единица. Разность Р операторов О1 и О2 равна:
Р = О1 + НЕ О2 + 1 (9.1)
Получение любого числа в обратном коде с регистра его записи не представляет трудности,
Таблица 9.2. Вычитание в процессоре (21 – 9 = 12)
Регистр | Позиции | ||||||
5 | 4 | 3 | 2 | 1 | 0 | ||
Операнд О2 (вычитаемое) в прямом коде | R2 | 0 | 1 | 0 | 0 | 1 | |
Операнд О2 (вычитаемое) в обратном коде | R2 | 1 | 0 | 1 | 1 | 0 | |
Операнд О1 (уменьшаемое) | R1 | 1 | 0 | 1 | 0 | 1 | |
Сумма | R | 1 | 0 | 1 | 0 | 1 | 1 |
Сумма | R1 | 1 | 0 | 1 | 0 | 1 | 1 |
Прибавление единицы | R2 | 1 | |||||
Разность Р | R | 1 | 0 | 1 | 1 | 0 | 0 |
т. к. регистр состоит из триггеров, а каждый триггер имеет два выхода 
и 
, причем = НЕ . Таким образом после подачи вычитаемого на входы S триггеров (и на выходы ), оно (с помощью БВО) считывается в обратном коде, т. е подается на сумматор с выхода (см. рис. 8.1). Процесс вычитания демонстрирует таблица 9.2
|
Из за большого объема этот материал размещен на нескольких страницах:
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 |
