Эффективная подготовка к государственным междисциплинарным экзаменам для студентов технических специальностей (стр. 64 )

Пакетная организация требуется для взаимодействия между всеми уровнями памяти, за исключением регистры<->кэш процессора. Например, организация взаимодействия между оперативной память и внешней памятью идет через контроллер, который работает в пакетном режиме.

5. Организация кэш-памяти. Зарисуйте структуру памяти (ОЗУ и кэш) для секторированного наборно-ассоциативного кэша, состоящего из трех банков. Поясните её.

В современных процессорах используют 2 кэша: кэш команд, кэш данных.

Из всей памяти доступной процессору, кэшируется только динамическая память системной платы. И из этой памяти не кэшируется область, где хранятся общесистемные переменные и область для организации режима ПДП.

Рис. 6.3

Кэш память включает собственное буферное запоминающее устройство, в котором хранятся информационные блоки.

Включает:

1.  комбинационные схемы, необходимые для ассоциативного поиска признаков

2.  запоминающие устройства для хранения таблиц адресов и таблиц активности

Процессор выполняет обмен только с оперативной памятью. Кэш контроллер перехватывает запрос и является посредником между процессором и оперативной памятью. Он должен обеспечивать обмен из кэш памяти данных когерентной памяти.

Рис 6.11

Если строка = блок, называется несекторированным.

Страницы ОП условно делятся на блоки. Кэш память разделена на строки. По системной шине данные передаются только блоками. Если размер строки = блоку, то кэш называется нескторированным. В каждой строке кэш памяти добавляется бит активности, который определяет занятость. Если строка КЭШа > блока, то кэш называют секторированным. Если строка КЭШа содержит несколько смежных блоков (секторов), такой кэш называют секторированным.

Существует 2 способа данных чтения из КЭШа.

1.  Обращение к ОП начинается одновременно с кэш каталогом и в случае попадания прерывается.

2.  Обращение к ОП начинается только после промаха.

3.  3 стратегии:

1)  Стратегия псевдослучайного выбора места

2)  Стратегия наиболее редко используемого места

3)  Стратегия не модифицируемого места

Современные кэш - контроллеры организуют стратегию упреждающего чтения, т. е. свободные циклы памяти будут записываться в кэш строки, которые вероятнее всего понадобятся процессору. При этом учитывается направление процесса данных процессора.

Записи данных:

1)  Сквозная запись WT – выполнение каждой операции записи производится одновременно и в строку КЭШа и в ОП.

2)  Буферная сквозная запись BWT – между кэш контроллером и ОП располагается кэш буфер имеющий очередь на запись и на чтение (FIFO). Отложенная запись выполняется во время свободных тактов шины. Если требуется прочитать блок который находится в буфере, то блок переписывается в очередь через чтение.

3)  Данные заносятся в кэш и соответствующая строка помечается как модифицируемая. В ОП данные перемещаются только целой строкой в случае секторированного опроса или непосредственно перед её замещением новыми данными.

4)  Буферная обратная запись.

В зависимости от способа определения, взаимного соответствия строки КЭШа и области основной памяти, выделяют 3 архитектуры кэш памяти:

1)  КЭШ прямого отображения

2)  Полностью ассоциативный КЭШ

3)  Частично ассоциативный КЭШ (наборно - ассоциативный)

Наборно – ассоциативный КЭШ памяти

Рис. 6.14

Реализован компромисс между ассоциативным КЭШом и КЭШом прямого отображения. Здесь каждый блок памяти может претендовать на одну из нескольких строк КЭШа объединённых в набор. Номер набора в которм модет отображаться требуемый блок однозначно определяется адресом блока. С каждым набором связан признак определяющий строку набора подлежащего замещением в случае КЭШ-промаха.

Рис. 6.15

6. Операционный и командный конвейер. Необходимые условия организации конвейеров этих типов. Режимы работы конвейеров. Объясните, почему при организации конвейера команд не целесообразно использовать Принстонскую архитектуру ЭВМ?

Операционный конвейер (ОК)

ОК состоит из последовательности комбинационных схем, каждая из которых реализует определённый этап примитивной операции. Между комбинационными схемами располагаются регистры для хранения промежуточных результатов.

Рис. 7.3

Такт работы определяется:

1)  Задержка на распространение сигналов комбинационных схем.

2)  Из задержки записи данных в регистр

3)  Время распространения сигнала по межсоединениям

4)  Время задержки синхроимпульса

 

Определяет коэффициент эффективности использования конвейера. Второстепенные операции.

В современных процессорах параллельно устанавливают от 2-32 операционных конвейеров. Комбинационные конвейера могут соединяться последовательно, образуя линейный конвейер или по схеме с обратными связями.

Рис. 7.6

Рассмотрим векторный конвейер системы рис. 7.7 в состав которой входит векторный процессор рис. 7.8

Пример: Пусть необходимо выполнить следующую последовательность

1)  LD L, A,V1 загрузка

2)  LD L, B,V2 загрузка скалярный регистр

3)  MP V1, V2, V3 умножение

4)  SUM V3, S1 суммирование

См. рис. 7.9

Зацепление:

1) LD L, A, V1

2) ЗЦ V1,B, S1

На рис. 7.10 – приведена структура операционного конвейера

Пример конвейерных систем:

GREY (американская система) разрабатывается до сих пор

HEP

VP-200

S-810

Конвейер команд

Для организации любого конвейера команд, необходимо выполнение 2-х условий:

1)  Существование потока однотипных действий

2)  Возможность разбиения каждого действия на ряд последовательных этапов.

Каждая команда может быть разбита на несколько этапов и исполнения

Этап подготовки делится на:

1)  Выборка кода команды из памяти

2)  Декодирование

3)  Передача команды на исполнение

Этап исполнения делится на:

1)  Подготовка исполнительных адресов

2)  Чтение команды с памяти

3)  Исполнение команд

Для реализации каждого этапа должны быть аппаратные средства, которые освобождаются сразу после выполнения данного этапа текущей команды. В современных процессорах реализуется принцип суперскалярности – это принцип при котором команды не зависящие друг от друга могут обрабатываться в нескольких конвейерах. Чтобы не нарушался порядок следования результатов они помещаются в выходной буфер в соответствие с тэгами отражающими их порядковый номер в программе.

В составе структуры процессора Pentium можно увидеть 2 целочисленных конвейера команд. Устройство с плавающей точкой которое является продолжением главного конвейера и организована, как операционный конвейер.

- КЭШ памяти данных и команд

- устройство управления (управляющие ПЗУ)

- буфер предвыборки

- буфер предсказания переходов

- дешифратор команд

- устройство страничного преобразования

- шинное устройство

Оба конвейера аналогичны по структуре и порядку функционирования. Главный конвейер может выполнять все целочисленные команды и команды с плавающей точкой. Если две инструкции сразу запустить невозможно, то 1-я запускается в главном конвейере, а 2-я простаивает. Запуск команд производится одновременно в оба конвейера. Выполнение определенных ступеней конвейеров синхронизируется между собой.

подготовка 1-я ступень – ступень предвыборки PF

2-я ступень – декодирования D1

3-я - генерация адреса (адреса операндов) D2

исполнение 4-я - ступень исполнения EX

5-я – обратная запись WB

Команда выбирается из КЭШ-памяти или из ВЗУ с учетом предсказаний переходов – позволяет продолжить выборку ID кодирования потоков инструкций, после выборки инструкция ветвления, не дожидаясь проверки самого условия.

Предсказание переходов 3-х типов:

1)  Статические – она работает по схеме, считая что переходы по условию произойдут с большей вероятностью (не всегда эффективно).

2)  Динамический – он упирается на предисторию вычислительного процесса. Эта информация собирается во время выполнения программы.

3)  Исполнение по предположению. Предсказание после переходов инструкции не только декодируются, но и по возможности исполняются. По мимо предсказания переходов, выполняется алгоритм с изменениями последовательности.

Используется два независимых буфера предвыборки. Один применяется … с предположением, что перехода нет, а другой, что переход есть.

На ступени D1 происходит декодирование и запуск двух команд.

D2 – происходит вычисление операндов размещенных в памяти.

EX – исполняются команды в АЛУ, происходит доступ к КЭШ-памяти данных.

WB – завершается выполнение команд, которое модифицирует состояние процессора. Реализуется с помощью 2-х буферов выгрузки и реализовано как устройство сдвига. В память будут записаны только те команды, где есть уверенность, что вычисление выбрано правильно. Устройство с плавающей точкой реализуется на 3-х ступенчатом командном конвейере. Основной конвейер может выполнять целочисленные инструкции независимо от инструкций с плавающей точкой.